Automatisierte VHDL-Code-Generierung eines Delta-Sigma Modulators

Im vorliegenden Beitrag wird eine automatische Generierung des VHDL-Codes eines Delta-Sigma Modulators präsentiert. Die Koeffizientenmultiplikation wird hierbei durch Bit-Serielle-Addition durchgeführt. Mit Hilfe zweier neuer Matlab Funktionen wird der Systementwurf durch die bekannte Delta-Sigma Toolbox von R. Schreier erweitert und direkt synthesefähiger VHDL Code erzeugt

Energieeffiziente integrierte Schaltungen zur Basisbandsignalverarbeitung und Zeitsynchronisation für drahtgebundene Ethernet-Echtzeitkommunikation

In dieser Arbeit wird eine genaue Zeitsynchronisation über kupferbasierte Ethernetsysteme sowie der Entwurf von Schaltungen für die Bitübertragungsschicht (Physical Layer, PHY) in solchen Ethernetsystemen untersucht. Dabei wird der Entwurf eines integrierten Schaltkreises für den Standard 100Base-TX vorgestellt. Dieser PHY-Chip ermöglicht die Datenübertragung mit einer Datenrate von 100 MBit/s über verdrillte Kupferkabel und stellt darüber hinaus eine genaue Uhr bereit, welche zwischen den verbundenen Netzknoten synchronisiert werden kann. Dieser Schaltkreis ist insbesondere für Industrieanwendungen gedacht, bei denen verschiedene Prozesse zeitlich synchronisiert werden müssen. Prinzipiell ist der PHY-Chip jedoch universell für verschiedenste Anwendungen zur Zeitsynchronisation einsetzbar. Um die Genauigkeit der Zeitsynchronisation gegenüber herkömmlichen Ansätzen zu steigern, werden verschiedene Techniken untersucht und in dem entworfenen Schaltkreis eingesetzt. So wird die Phase der Taktsignale in feinen Schritten eingestellt und auch gemessen, sodass die Auflösung der Zeitstempel erheblich verbessert wird. Zu diesem Zweck wird ein sogenannter Digital-To-Phase Converter (DPC) eingesetzt, der 256 verschiedene Taktphasen des 125 MHz Systemtaktes bereitstellt. Für die eigentliche Zeitsynchronisation wird ein Proportional-Integral-Regler verwendet. Basierend auf einer theoretischen Rauschanalyse wird eine Methode vorgestellt, mit der die Parameter dieses Reglers so dimensioniert werden können, dass der Zeitfehler im eingeschwungenen Zustand möglichst klein wird. Darüber hinaus werden weitere Störeinflüsse analysiert und es werden geeignete Maßnahmen entwickelt, um diese zu kompensieren. So wird eine adaptive Kompensation eines Eintonstörers sowie eine Kalibrierung zur automatischen Kompensation von Asymmetrien im Kabel vorgestellt. All diese Punkte helfen, eine hervorragende Genauigkeit der Zeitsynchronisation zu ermöglichen, was durch umfangreiche Messungen verifiziert wird. Insgesamt weist der gemessene Zeitfehler in einem Punkt-zu-Punkt-Szenario eine Standardabweichung von 64 ps und einen Mittelwert unterhalb von 100 ps auf. Dies stellt eine erhebliche Verbesserung gegenüber konventionellen Lösungen zur Zeitsynchronisation über kupferbasiertes Ethernet dar, mit denen Genauigkeiten im Nanosekundenbereich erreicht werden. Als zweites Ziel dieser Arbeit wird der PHY-Chip für eine möglichst niedrige Leistungsaufnahme optimiert. Um dies zu erreichen, werden insbesondere der Leitungstreiber im Sender und der Equalizer im Empfänger systematisch optimiert. So werden zwei verschiedene Topologien von Leitungstreibern untersucht und verglichen. Beide weisen eine Leistungsaufnahme von etwa 24 mW auf. Im Vergleich zum Stand der Technik sind dies die beiden niedrigsten Werte für Leitungstreiber für den Standard 100Base-TX. Der gesamte PHY-Chip, der in einer 180 nm Technologie implementiert wurde, weist durch die zahlreichen Optimierungen eine geringe Leistungsaufnahme von maximal 69 mW auf, was ebenfalls einen Rekordwert im Vergleich mit dem Stand der Technik darstellt (80 mW). Die einzelnen Schaltungen wurden sowohl simulativ als auch mit ausführlichen Messungen verifiziert. Für den gesamten Link wird eine Bitfehlerrate besser als 10⁻¹² bei verschiedenen Kabeln bis zu 120 m Länge erreicht.:Abbildungsverzeichnis Tabellenverzeichnis Abkürzungen Symbole 1 Einleitung 1.1 Zeit und Zeitsynchronisation 1.2 Ziele dieser Arbeit 1.3 Gliederung 2 Grundlagen 2.1 100Base-TX Ethernet-Standard 2.1.1 Schnittstelle zur MAC-Schicht 2.1.2 4B5B-Kodierung 2.1.3 Scrambler und Descrambler 2.1.4 MLT-3-Kodierung 2.1.5 Bitfehlerrate und Signal-Rausch-Verhältnis 2.2 Kanalmodellierung 2.2.1 Dämpfung 2.2.2 Baseline-Wander 2.3 Zeitsynchronisierung 2.3.1 Bestimmung der Zeitdifferenz 2.3.2 Vergrößerung der Synchronisationsgenauigkeit 3 Schaltungsentwurf und Charakterisierung 3.1 Energieeffiziente Leitungstreiber 3.1.1 Vergleich von Leitungstreibern mit passiver Anpassung 3.1.2 Spannungstreiber 3.1.3 Leitungstreiber mit aktiver Anpassung 3.1.4 Vergleich der Leitungstreiber und Fazit 3.2 Takterzeugung 3.2.1 Ringoszillator 3.2.2 Phasenregelschleife 3.2.3 Phaseninterpolator 3.2.4 Messung 3.2.5 Verbesserter 10 Bit DPC 3.3 Takt- und Datenrückgewinnung 3.3.1 Phasendetektor 3.3.2 Modellierung des DPC 3.3.3 Dimensionierung des Schleifenfilters 3.3.4 Implementierung 3.4 Adaptiver Equalizer 3.4.1 Kompensation der Kabeldämpfung 3.4.2 Implementierung des analogen Filters 3.4.3 Digitale Regelung der Equalizer-Parameter 3.4.4 Messung des Equalizers 3.5 Zeitsynchronisation 3.5.1 Uhr und Steuerung der Frequenz 3.5.2 Digitale Schaltungen zur Zeitstempelung 3.5.3 Implementierung der Zeitsynchronisation 3.5.4 Adaptive Unterdrückung eines Eintonstörers 3.5.5 Automatische Kalibrierung von Asymmetrien 3.5.6 Vergleich mit dem Stand der Technik 3.6 Gesamter PHY-Schaltkreis 3.6.1 Leistungsaufnahme 3.6.2 Vergleich mit dem Stand der Technik 4 Zusammenfassung und Ausblick Literaturverzeichnis Eigene VeröffentlichungenThis work investigates accurate time synchronization over copper-based Ethernet systems as well as the design of circuits for the physical layer (PHY) in such Ethernet systems. The design of an integrated circuit (IC) for the 100Base-TX standard is presented. This PHY-IC enables data transmission at a data rate of 100 MBit/s over twisted pair copper cables and, additionally, provides an accurate clock which can be synchronized between connected network nodes. This circuit is designed for industrial applications where various processes need to be synchronized in time. In principle, however, the PHY-IC can be used universally for various time synchronization applications. In order to increase the accuracy of the time synchronization compared to conventional approaches, various techniques are investigated and used in the designed circuit. For example, the phase of the clock signals is adjusted and measured in fine steps, such that the resolution of the timestamps is improved by a large amount. For this purpose, a digital-to-phase converter (DPC) is used, which provides 256 different clock phases of the 125 MHz system clock. A proportional integral controller is used for the actual time synchronization application. Based on a theoretical noise analysis, a method is presented to dimension the parameters of this controller to minimize the timing error in the steady state. Furthermore, other disturbing influences are analyzed and suitable measures are developed to compensate them. Thus, an adaptive compensation of a single-tone interferer is presented as well as a calibration to automatically compensate for asymmetries in the cable. All these points help to provide excellent accuracy of the time synchronization, which is verified by extensive measurements. Overall, the measured time error in a point-to-point scenario has a standard deviation of 64 ps and a mean value below 100 ps. This represents a significant improvement over conventional solutions for time synchronization over copper-based Ethernet, which achieve accuracies in the nanosecond range. As a second goal of this work, the PHY-IC is optimized for lowest power consumption. In particular, the line driver in the transmitter and the equalizer in the receiver are systematically optimized to achieve this. Thus, two different topologies of line drivers are investigated and compared. Both have a power consumption of about 24 mW. These represent the two lowest values for line drivers for the 100Base-TX standard compared to the state of the art. The entire PHY-IC is implemented in a 180 nm technology and shows a power consumption below 69 mW due to the numerous optimizations. This also represents a record value compared to the state of the art (80 mW). The individual circuits were verified with simulations and with detailed measurements. For the entire link, a bit error rate better than 10⁻¹² is achieved for various cables up to 120 m length.:Abbildungsverzeichnis Tabellenverzeichnis Abkürzungen Symbole 1 Einleitung 1.1 Zeit und Zeitsynchronisation 1.2 Ziele dieser Arbeit 1.3 Gliederung 2 Grundlagen 2.1 100Base-TX Ethernet-Standard 2.1.1 Schnittstelle zur MAC-Schicht 2.1.2 4B5B-Kodierung 2.1.3 Scrambler und Descrambler 2.1.4 MLT-3-Kodierung 2.1.5 Bitfehlerrate und Signal-Rausch-Verhältnis 2.2 Kanalmodellierung 2.2.1 Dämpfung 2.2.2 Baseline-Wander 2.3 Zeitsynchronisierung 2.3.1 Bestimmung der Zeitdifferenz 2.3.2 Vergrößerung der Synchronisationsgenauigkeit 3 Schaltungsentwurf und Charakterisierung 3.1 Energieeffiziente Leitungstreiber 3.1.1 Vergleich von Leitungstreibern mit passiver Anpassung 3.1.2 Spannungstreiber 3.1.3 Leitungstreiber mit aktiver Anpassung 3.1.4 Vergleich der Leitungstreiber und Fazit 3.2 Takterzeugung 3.2.1 Ringoszillator 3.2.2 Phasenregelschleife 3.2.3 Phaseninterpolator 3.2.4 Messung 3.2.5 Verbesserter 10 Bit DPC 3.3 Takt- und Datenrückgewinnung 3.3.1 Phasendetektor 3.3.2 Modellierung des DPC 3.3.3 Dimensionierung des Schleifenfilters 3.3.4 Implementierung 3.4 Adaptiver Equalizer 3.4.1 Kompensation der Kabeldämpfung 3.4.2 Implementierung des analogen Filters 3.4.3 Digitale Regelung der Equalizer-Parameter 3.4.4 Messung des Equalizers 3.5 Zeitsynchronisation 3.5.1 Uhr und Steuerung der Frequenz 3.5.2 Digitale Schaltungen zur Zeitstempelung 3.5.3 Implementierung der Zeitsynchronisation 3.5.4 Adaptive Unterdrückung eines Eintonstörers 3.5.5 Automatische Kalibrierung von Asymmetrien 3.5.6 Vergleich mit dem Stand der Technik 3.6 Gesamter PHY-Schaltkreis 3.6.1 Leistungsaufnahme 3.6.2 Vergleich mit dem Stand der Technik 4 Zusammenfassung und Ausblick Literaturverzeichnis Eigene Veröffentlichunge

Faltungs- und Interpolations-Analog/Digitalumsetzer mit verteiltem Quantisierer

Die Verfügbarkeit kommerzieller Analog/Digital-Umsetzer (A/D-Umsetzer), die für Radaranwendungen geeignet sind, ist eingeschränkt, da Radaranwendungen nationalstaatliche Interessen betreffen. Eine Möglichkeit, diese Einschränkung zu umgehen, liegt in der Entwicklung eines eigenen A/D-Umsetzers. Diese Arbeit präsentiert die Entwicklung und Charakterisierung eines A/D-Umsetzers laut einer vorgegebenen Spezifikation. Nachdem in Kapitel 1 die grundlegenden Eigenschaften eines A/D-Umsetzers erklärt wurden, wird das Prinzip der Faltung und Interpolation (F/I) eingeführt. Danach wird die Spezifikation anhand eines Vergleichs mit veröffentlichten F/I-A/D-Umsetzern diskutiert. Der Vergleich dient als Grundlage für Entscheidungen, die hinsichtlich der Architektur getroffen werden müssen. Kapitel 2 konzentriert sich auf die Systemebene. Es beschäftigt sich mit Zusammenhängen zwischen erreichbarer Linearität und Auflösung des A/D-Umsetzers einerseits und Schaltungstopologien, deren Dimensionierung und physikalischen Effekten andererseits. Das Hauptkapitel besteht aus der eingehenden Untersuchung des implementierten A/D-Umsetzers. Hierzu wird jeder analoge Block auf Schaltplanebene erklärt. Alternative Schaltungstopologien werden diskutiert, sodass getroffene Entscheidungen nachvollzogen werden können. Wegen der Eigenart des Quantisierungsprozesses wird ein spezieller Auswertungsalgorithmus entwickelt, der die Anforderungen an die Schnittstelle zwischen Analog- und Digitalteil relaxiert. Die logischen Funktionen des Algorithmus werden auf Schaltplanebene transferiert, um den Digitalteil zu erhalten. Chip-interne Maßnahmen zur einfacheren Charakterisierung des A/D-Umsetzers werden erklärt, gefolgt von der Beschreibung der Platine zur Auswertung und dem Messaufbau. Der erste Teil des Kapitels 5 beschreibt die Simulationsbedingungen und untersucht per Simulation Störeinflüsse, die Auswirkungen auf die Kenndaten des A/D-Umsetzers haben. Der zweite Teil besteht aus diversen Messreihen. Abschließend werden Simulations- und Messergebnisse verglichen, gefolgt von einem Vergleich der erzielten Ergebnisse mit dem Stand der Technik. Eine abschließende Zusammenfassung hebt die hervorragenden Ergebnisse dieser Arbeit noch einmal hervor

Retargierbare Codeerzeugung für digitale Signalprozessoren

Digitale Signalprozessoren (DSPs) sind programmierbare Bausteine mit speziellen, für rechenintensive Anwendungen optimierten Befehlssätzen, welche vor allem zur Signalverarbeitung unter Echtzeitbedingungen eingesetzt werden. Aufgrund fehlender DSP-spezifischer Optimierungstechniken erzeugen derzeitige Hochsprachen-Compiler für DSPs meist sehr schlechten Code, so daß der Großteil der DSP-Software auch heute noch zeitaufwendig in Assemblersprachen entwickelt werden muß. Dies bedeutet einen erheblichen Flaschenhals in der Entwicklung eingebetteter Systeme. In dieser Arbeit werden neue Compilertechniken vorgestellt, welche die besonderen Randbedingungen im DSP-Bereich berücksichtigen. Hierzu zählen Optimierungstechniken, welche die charakteristischen Hardware-Eigenschaften von DSPs (u.a. spezialisierte Register, parallele Maschinenbefehle, separate Adreßrecheneinheiten) zur Verbesserung der Codequalität ausnutzen, mit dem Ziel, den Einsatz von Compilern auch im DSP-Bereich zu ermöglichen. Gleichzeitig sind diese Techniken hinreichend allgemein gehalten, um auf eine ganze Klasse von DSPs anwendbar zu sein. Diese Eigenschaft wird als Retargierbarkeit bezeichnet. Retargierbare Compiler helfen bei der Optimierung von Prozessorarchitekturen für gegebene Anwendungen. Das in dieser Arbeit vorgestellte Compilersystem RECORD ermöglicht die automatische Anpassung von Compilern an neue Prozessoren auf der Basis von Prozessormodellen, die in einer Hardware-Beschreibungssprache spezifiziert sind. Hierdurch wird die notwendige Brücke zwischen dem Compilerbau und dem computergestützten Entwurf integrierter Schaltungen geschlagen. Experimentelle Ergebnisse für realistische Prozessoren zeigen die praktische Anwendbarkeit der vorgestellten Techniken

A novel Architecture for Inductive Proximity Sensors using Sigma Delta Modulation

Im Rahmen der Arbeit wurde ein neuartiges Ausleseverfahren für induktive Näherungssensoren auf Basis von Sigma-Delta Modulation entwickelt. Der LC-Oszillator wurde dabei in den Regelkreis des Sigma-Delta Modulators eingebunden. Dadurch konnten Amplitudenregelung und hoch präzise Analog-Digital Wandlung in einem Block realisiert werden. Die Schaltung besteht aus einem neuartigen LC-Oszillator, der eine getaktete Stromeinspeisung ermöglicht, 2 SC-Integratoren und einem getakteten Komparator. Diese Blöcke bilden zusammen den Sigma-Delta Modulator. Des weiteren besitzt das System eine PLL zur Takterzeugung für die Amplitudenabtastung. Die Schaltung wurde in einer 0,8µm Technologie des Fraunhofer Instituts für mikroelektronische Schaltungen und Systeme realisiert. Messungen haben gezeigt, dass das System in der Lage ist, selbst kleinste Unterschiede des Targetabstandes zu erkennen.The work presents a novel architecture for inductive proximity sensors using sigma delta modulation. The LC-oscillator is included in the sigma delta control loop providing amplitude regulation and high precision analog-to-digital conversion in one block. The circuit consists of a new LC-oscillator suitable for clocked tail current injection, two SC integrators and a clocked comparator forming the sigma delta modulator and a PLL providing the clock for synchron amplitude sampling. The circuit was realized in a 0.8µm CMOS technology of the Fraunhofer Institute for Microelectronic Circuits and Systems. Measurements show the capability of the system to distinguish even smallest differences in the target distance

Entwicklung eines mehrstufigen Gegentaktdurchflusswandlers hoher Leistung mit weitem Eingangsspannungsbereich und bidirektionalem Leistungsfluss

Transformer coupled multiport DC/DC converter with bidirectional power flow have proven to be an efficient approach to integrate varying sources and storage elements in a sustainable energy generation system. This work presents a Triple Active Bridge converter wherein two ports are wide input range DC links and the third port is optimized for a 48 V battery system. The wide input range DC links are designed for voltages that can be varied between 200 V and 1000 V. To optimize efficiency over the whole operating area, a five winding transformer is developed whose windings can be selected separately to use the optimal transformer turns ratio depending on the three different DC voltages. The converter is capable to transfer power of up to 12 kW with an arbitrary direction of power flow. The construction of the Triple Active Bridge converter is demonstrated. First the required components are designed. Thenceforth the design process is validated by a simulation. Subsequently a schematic of the whole converter is developed. Based on the schematic a PCB Layout is designed, manufactured and assembled. Finally the converter is tested