Interacção remota com circuitos implementados em FPGA

Mestrado em Engenharia Electrónica e TelecomunicaçõesCom crescente utilização nos últimos anos de dispositivos como as FPGAs, a construção de módulos reutilizáveis tornou-se importante para a implementação de sistemas cada vez mais complexos. Este tipo de sistemas frequentemente necessita comunicação remota para diversos fins, como por exemplo para controlo remoto, alteração de parâmetros, verificação de estados, entre outros. Nesta tese foi assim desenvolvido um bloco reutilizável que forneça aos sistemas baseados em FPGA a capacidade de comunicarem sem fios. Dentro dos sistemas implementados em FPGA, foi analisada a aplicabilidade na prática de modelos avançados de máquinas de estados finitos, para a implementação em hardware de algoritmos de controlo modulares, hierárquicos, recursivos e paralelos. Para isso, foi implementado um componente reutilizável, denominado buffer de prioridade, que é descrito em detalhe e é sintetizado a partir de uma especificação modular, hierárquica, recursiva e paralela. Nesta dissertação também é descrito um sistema para controlo automático de um parque de estacionamento. Este sistema composto pelo controlo central e pelo controlo de cada carro são inicialmente ligados directamente, dentro da mesma FPGA, para efeitos de simulação. Para a gestão dos lugares é aplicado o buffer de prioridade construído anteriormente. Por fim, é demonstrado um sistema com controlo remoto, através da implementação da interface sem fios desenvolvida entre o controlo central e o controlo dos carros. O protótipo do sistema completo foi projectado, implementado em FPGA, avaliado e testado com êxito. Os resultados pertinentes podem ser avaliados através de uma simulação visual apresentada num monitor VGA, evitando assim a necessidade de um ambiente físico dispendioso. Alguns resultados desta tese serão publicados num artigo [1] aceite para apresentação numa conferência internacional

Hardware-Software Co-simulation of Bus-Based Reconfigurable Systems

One of the most flexible and modular approaches to reconfigurable systems is a bus-based approach. In order to get realistic performance estimates of these systems, detailed modeling of the processor as well as the bus and memory hierarchy is required. In addition, when coupling one or more reconfigurable units with a superscalar, out-of-order issue, load/store RISC CPU using the on-chip system bus, there are issues relating to cache coherency that need to be addressed. We have developed a cycle accurate co-simulator that uses a `C' model of the processor and HDL models of the bus and reconfigurable units. We have also made modifications to the CPU pipeline to allow for non-cacheable accesses to the reconfigurable unit. This is reported in the paper. We have used this simulator to look at (a) The speedup obtained for two examples, namely, matrix multiplication and Lempel-Ziv compression, (b) The speedup obtained when there is a context switch from one application to the other and full reconfiguration is employed and (c) Speedup obtained with partial reconfiguration. These results are reported in the paper