Метод та система верифікації процесорного ядра RISC-V з використанням генератора випадкових інструкцій RISCV-DV від Google

RISC-V має великий потенціал, щоб очолити ринок в сфері вбудованих систем, і на сьогоднішній день вона активно розвивається та впроваджується в наукових колах і промисловості. Розширена перевірка та валідація дуже важливі для того, аби можна було стверджувати, що система відповідає вимогам специфікації щодо функціональних, а також позафункціональних аспектів. Таким чином, в роботі обґрунтовано вибір методу обмеженого генерування тестів в якості базового для використання в створюваному тестовому середовищі верифікації, який дозволяє забезпечити максимальне тестове покриття та мінімальний час симуляції. Запропоновано структурно-функціональну організацію побудови тестового середовища для верифікації процесорного ядра на базі архітектури набору інструкцій з відкритим кодом RISC-V з використанням генератора випадкових інструкцій RISC-DV від Google, що дозволило створити на її основі систему верифікації, яка реалізує зазначений вище метод обмеженого генерування тестів.RISC-V has great potential to lead the market in embedded systems, and today it is actively developing and implementing in academia and industry. Advanced verification and validation are very important in order to be able to state that the system meets the requirements of the specification in terms of functional as well as non-functional aspects. Therefore, in this work the choice of the method of limited test generation as a basic one for use in the created test environment of verification is substantiated, which allows to provide the maximum test coverage and the minimum simulation time. A structural and functional organization of the test environment for verification of the processor core based on the architecture of the open source instruction set RISC-V using random random generator RISC-DV from Google, which allowed to create a verification system that implements the above method of limited generating tests is suggested

Functional Verification of RTL Designs driven by Mutation Testing metrics

International audienceThe level of confidence in a VHDL description directly depends on the quality of its verification. This quality can be evaluated by mutation-based test, but the improvement of this quality requires tremendous efforts. In this paper, we propose a new approach that both qualifies and improves the functional verification process. First, we qualify test cases thanks to the mutation testing metrics: faults are injected in the Design Under Verification (DUV) (making DUV's mutants) to check the capacity of test cases to detect theses mutants. Then, a heuristic is used to automatically improve IPs validation data. Experimental results obtained on RTL descriptions from ITC'99 benchmark show how efficient is our approach