Sviluppo di un codice Python per l'assistenza al progetto di PLL a rapporto intero o frazionario

Si discute lo sviluppo di un software di assistenza al progetto di Phase Locked Loop (PLL) a rapporto intero o frazionario. Finalità del codice è di supportare il progettista consentendogli di specificare un comportamento desiderato attraverso una funzione di trasferimento ad anello chiuso. A partire da questa vengono elaborate le specifiche dei singoli blocchi costitutivi del PLL e alcuni modelli approssimati di propagazione del rumore, con cui stimare il rumore di fase all'uscita del PLL. Il software consente inoltre di tener conto di eventuali effetti dinamici parassiti e di compensarli e di stimare gli effetti di variabilità nei parametri dei blocchi costitutivi. Il codice si basa su un modello approssimato del PLL elaborato nel dominio delle frequenze da un gruppo di lavoro del MIT nella prima decade del 2000. Si tratta di un modello ben accettato e validato negli anni dalla comunità scientifica. In parte, il codice sviluppato replica le funzionalità di programmi già disponibili, estendendone tuttavia portata e flessibilità d'uso. In particolare, l'utilizzo di un ambiente di programmazione basato su "scientific Python" (ovvero sul linguaggio Python e i pacchetti Numpy, Scipy e Matlotlib, che mettono a disposizione funzionalità analoghe a quelle di un ambiente di calcolo numerico e scientifico), consente di avere un programma completamente multipiattaforma, che non necessita di alcuna licenza software per poter essere utilizzato. Inoltre, la natura aperta del codice sviluppato consente, al contrario delle soluzioni pre-esistenti, di impiegarlo come strumento didattico o come base su cui sperimentare nuovi algoritmi o tecniche di progetto. Infine, la strutturazione del codice permette di impiegarlo sia attraverso un’interfaccia grafica in grado di agevolare il lavoro del progettista sia come libreria, all'interno di altri codici, attraverso un'interfaccia di programmazione ben definita

Design of Low-Power Short-Distance Transceiver for Wireless Sensor Networks

Ph.DDOCTOR OF PHILOSOPH

Techniques for high-performance digital frequency synthesis and phase control

Thesis (Ph. D.)--Massachusetts Institute of Technology, Dept. of Electrical Engineering and Computer Science, 2008.Includes bibliographical references (p. 183-190).This thesis presents a 3.6-GHz, 500-kHz bandwidth digital [delta][sigma] frequency synthesizer architecture that leverages a recently invented noise-shaping time-to-digital converter (TDC) and an all-digital quantization noise cancellation technique to achieve excellent in-band and out-of-band phase noise, respectively. In addition, a passive digital-to-analog converter (DAC) structure is proposed as an efficient interface between the digital loop filter and a conventional hybrid voltage-controlled oscillator (VCO) to create a digitally-controlled oscillator (DCO). An asynchronous divider structure is presented which lowers the required TDC range and avoids the divide-value-dependent delay variation. The prototype is implemented in a 0.13-am CMOS process and its active area occupies 0.95 mm². Operating under 1.5 V, the core parts, excluding the VCO output buffer, dissipate 26 mA. Measured phase noise at 3.67 GHz achieves -108 dBc/Hz and -150 dBc/Hz at 400 kHz and 20 MHz, respectively. Integrated phase noise at this carrier frequency yields 204 fs of jitter (measured from 1 kHz to 40 MHz). In addition, a 3.2-Gb/s delay-locked loop (DLL) in a 0.18-[mu]m CMOS for chip-tochip communications is presented. By leveraging the fractional-N synthesizer technique, this architecture provides a digitally-controlled delay adjustment with a fine resolution and infinite range. The provided delay resolution is less sensitive to the process, voltage, and temperature variations than conventional techniques. A new [delta][sigma] modulator enables a compact and low-power implementation of this architecture. A simple bang-bang detector is used for phase detection. The prototype operates at a 1.8-V supply voltage with a current consumption of 55 mA. The phase resolution and differential rms clock jitter are 1.4 degrees and 3.6 ps, respectively.by Chun-Ming Hsu.Ph.D