Implementación en Hardware Configurable de un Correlador Eficiente de Secuencias GPC

Este trabajo de fin de grado consiste en la implementación en hardware reconfigurable (FPGA, Field Programmable Gate Array) de un correlador eficiente de secuencias GPC (General Pairwise Complementary), basado en dos parejas Golay incorreladas. El proyecto ha sido diseñado con la herramienta software Vivado haciendo uso del lenguaje de programación VHDL con estudio previo de la algoritmia en la plataforma Matlab. Este tipo de codificación presenta unas buenas características de correlación aperiódica con zonas de correlación cero alrededor del pico principal. Además, una de las mayores ventajas de las secuencias GPC es la posibilidad de implementar modelos eficientes reduciendo el número de operaciones requeridas para su detección, frente a un correlador directo convencional.This project consists in the implementation in reconfigurable hardware (FPGA, Field Programmable Gate Array) of an efficient Correlator for Generalized Pairwise Complementary (GPC) sequences, which are based on uncorrelated Golay pairs. The design has been carried out with Vivado software and programmed in VHDL, having made previous studies with the mathematic tool, Matlab. This type of codification presents remarkable aperiodic correlation characteristics in comparison with other family codes. Moreover, one of the main advantages of GPC sequences is the possibility of implementing efficient models, reducing the number of required operations in comparison with those required by a direct correlator.Grado en Ingeniería en Electrónica y Automática Industria

Diseño de estrategias de sincronización y estimación de canal para la mejora de comunicaciones en redes inteligentes de energía

La presente tesis contribuye en el desarrollo de estrategias eficientes de sincronización y estimación de canal para sistemas de comunicaciones por la red eléctrica (Power-Line Communications – PLC), que utilizan modulación multiportadora por división de frecuencias ortogonales (Orthogonal Frequency Division Multiplexing – OFDM). El principal objetivo es disminuir la complejidad asociada respecto a variantes existentes en la literatura, y a su vez mantener un desempeño competitivo. Para ello, se realiza el diseño de un símbolo piloto construido a partir de pares de secuencias complementarias y se definen algoritmos de sincronización y estimación de canal. Se analizan las técnicas de sincronización gruesa por Autocorrelación (AC) y Correlación Cruzada (CC) en sistemas PLC, y se define un algoritmo de sincronización fina y estimación de canal a partir de la reutilización de la CC. La propuesta se evalúa por simulaciones estudiando el efecto en cada etapa de: el canal PLC, el ruido de fondo coloreado y las diversas fuentes de ruido impulsivo. Adicionalmente, se determina la degradación en el desempeño de cada etapa y se proponen soluciones en un escenario con restricción en la cantidad de subportadoras habilitadas para la transmisión del símbolo piloto, al aplicar una máscara espectral de compatibilidad electromagnética.Universidad Nacional de La PlataUniversidad de Alcal