Design and comparison of FFT VLSI architectures for SoC telecom applications with different flexibility, speed and complexity trade-offs

The design of Fast Fourier Transform (FFT) integrated architectures for System-on-Chip (SoC) telecom applications is addressed in this paper. After reviewing the FFT processing requirements of wireless and wired Orthogonal Frequency Division Multiplexing (OFDM) standards, including the emerging Multiple Input Multiple Output (MIMO) and OFDM Access (OFDMA) schemes, three FFT architectures are proposed: A fully parallel, a pipelined cascade and an in-place variable-size architecture, which offer different trade-offs among flexibility, processing speed and complexity. Silicon implementation results and comparisons with the state-of-Theart prove that each macrocell outperforms the known works for a target application. The fully parallel is optimized for throughput requirements up to several GSamples/s enabling Ultra-wideband (UWB) communications by using all channels foreseen in the standard. The pipelined cascade macrocell minimizes complexity for large size FFTs sustaining throughput up to 100 MSamples/s. The in-place variable-size FFT macrocell stands for its flexibility by allowing run-Time reconfigurability required in OFDMA schemes while attaining the required throughput to supportMIMO communications. The three architectures are also compared with common case-studies and target technology. © Springer Science+Business Media, LLC 2011

Design and Comparison of FFT VLSI Architectures for SoC Telecom Applications with Different Flexibility, Speed and Complexity Trade-Offs

The design of Fast Fourier Transform (FFT) integrated architectures for System-on-Chip (SoC) telecom applications is addressed in this paper. After reviewing the FFT processing requirements of wireless and wired Orthogonal Frequency Division Multiplexing (OFDM) standards, including the emerging Multiple Input Multiple Output (MIMO) and OFDM Access (OFDMA) schemes, three FFT architectures are proposed: a fully parallel, a pipelined cascade and an in-place variable-size architecture, which offer different trade-offs among flexibility, processing speed and complexity. Silicon implementation results and comparisons with the state-of-the-art prove that each macrocell outperforms the known works for a target application. The fully parallel is optimized for throughput requirements up to several GSamples/s enabling Ultra-wideband (UWB) communications by using all channels foreseen in the standard. The pipelined cascade macrocell minimizes complexity for large size FFTs sustaining throughput up to 100 MSamples/s. The in-place variable-size FFT macrocell stands for its flexibility by allowing run-time reconfigurability required in OFDMA schemes while attaining the required throughput to support MIMO communications. The three architectures are also compared with common case-studies and target technology

Design and Comparison of FFT VLSI Architectures for SoC Telecom Applications with Different Flexibility, Speed and Complexity Trade-Offs

The design of Fast Fourier Transform (FFT) integrated architectures for System-on-Chip (SoC) telecom applications is addressed in this paper. After reviewing the FFT processing requirements of wireless and wired Orthogonal Frequency Division Multiplexing (OFDM) standards, including the emerging Multiple Input Multiple Output (MIMO) and OFDM Access (OFDMA) schemes, three FFT architectures are proposed: a fully parallel, a pipelined cascade and an in-place variable-size architecture, which offer different trade-offs among flexibility, processing speed and complexity. Silicon implementation results and comparisons with the state-of-the-art prove that each macrocell outperforms the known works for a target application. The fully parallel is optimized for throughput requirements up to several GSamples/s enabling Ultra-wideband (UWB) communications by using all channels foreseen in the standard. The pipelined cascade macrocell minimizes complexity for large size FFTs sustaining throughput up to 100 MSamples/s. The in-place variable-size FFT macrocell stands for its flexibility by allowing run-time reconfigurability required in OFDMA schemes while attaining the required throughput to support MIMO communications. The three architectures are also compared with common case-studies and target technology

Diseño e implementación de técnicas de sincronización, estimación e igualación de canal para PLC

Los sistemas de comunicaciones PLC (Power Line communications) han despertado en los últimos años un gran interés investigador, existiendo ya algunas propuestas comerciales para conectividad multimedia en el hogar, y están jugando un papel importante en el desarrollo de las redes de distribución inteligentes de energía (Smart Grids). Al mismo tiempo han supuesto un cambio en la sociedad actual, siendo uno de los medios más importantes para proporcionar soporte de banda ancha para la transmisión de datos. El hecho de tratarse de un medio con un coste muy bajo de instalación al utilizar la red eléctrica ya existente en la mayoría de entornos públicos interiores (edificios, viviendas, fábricas, industrias, etc.) es una de sus principales ventajas. El canal PLC presenta ciertas particularidades, como son el fuerte desvanecimiento selectivo en frecuencia, la mayor duración efectiva del canal, así como la caracterización del ruido del canal en ruido de fondo y en tres tipos de ruido impulsivo. El estándar IEEE 1901-2010 propone el uso de Wavelet-OFDM como técnica de acceso al medio. Esta técnica permite mejorar la eficiencia espectral del sistema al definir mejor en frecuencia las subportadoras y, por tanto, reduce las emisiones fuera de la banda de emisión. Wavelet-OFDM introduce un filtrado por cada subportadora tras la DCT-IV, conocido como filtro prototipo. Este filtrado hace que símbolos consecutivos se solapen en el dominio del tiempo. El primer objetivo de la tesis es proponer un algoritmo robusto de sincronismo temporal en sistemas PLC de banda ancha, empleado como técnica de acceso al medio Wavelet-OFDM. Dicho algoritmo propone el uso de conjuntos complementarios de secuencias multinivel como símbolo piloto, debido a las propiedades óptimas de correlación que presentan éstas, haciendo posible realizar una sincronización precisa en el receptor. En segundo lugar, se analizan posibles métodos de igualación y estimación de canal para compensar los efectos que se introducen en la transmisión PLC. Para ello es necesario el estudio de diversas técnicas de transmisión, como la inserción del prefijo cíclico y el zero-padding, para seleccionar la que mejor se ajuste a las especificaciones. Al igual que antes para el sincronismo, los algoritmos propuestos para estimación e igualación de canal se basan en el empleo de secuencias Zadoff-Chu como símbolos piloto en los preámbulos de la transmisión PLC. Finalmente, se presenta una arquitectura eficiente basada en FPGAs (Field-Programmable Gate Arrays) para la implementación en tiempo real del algoritmo de sincronismo propuesto, junto con otra para la estimación e igualación del canal, susceptibles de ser integradas en un hipotético receptor PLC que emplea como técnica de acceso al medio Wavelet-OFDM