Power supply noise in delay testing

As technology scales into the Deep Sub-Micron (DSM) regime, circuit designs have become more and more sensitive to power supply noise. Excessive noise can significantly affect the timing performance of DSM designs and cause non-trivial additional delay. In delay test generation, test compaction and test fill techniques can produce excessive power supply noise. This will eventually result in delay test overkill. To reduce this overkill, we propose a low-cost pattern-dependent approach to analyze noise-induced delay variation for each delay test pattern applied to the design. Two noise models have been proposed to address array bond and wire bond power supply networks, and they are experimentally validated and compared. Delay model is then applied to calculate path delay under noise. This analysis approach can be integrated into static test compaction or test fill tools to control supply noise level of delay tests. We also propose an algorithm to predict transition count of a circuit, which can be applied to control switching activity during dynamic compaction. Experiments have been performed on ISCAS89 benchmark circuits. Results show that compacted delay test patterns generated by our compaction tool can meet a moderate noise or delay constraint with only a small increase in compacted test set size. Take the benchmark circuit s38417 for example: a 10% delay increase constraint only results in 1.6% increase in compacted test set size in our experiments. In addition, different test fill techniques have a significant impact on path delay. In our work, a test fill tool with supply noise analysis has been developed to compare several test fill techniques, and results show that the test fill strategy significant affect switching activity, power supply noise and delay. For instance, patterns with minimum transition fill produce less noise-induced delay than random fill. Silicon results also show that test patterns filled in different ways can cause as much as 14% delay variation on target paths. In conclusion, we must take noise into consideration when delay test patterns are generated

Émulation et comparaison du mode test et du mode fonctionnel des circuits intégrés à horloges multiples

Ce projet de maîtrise s’intéresse à la représentativité du test de balayage à vitesse nominale (SBAST : Scan based at-speed test) versus le mode fonctionnel en termes de délais et de bruit sur l’alimentation. Dans la littérature, les efforts déployés pour vérifier si le mode test est représentatif du mode fonctionnel ont porté presqu’exclusivement sur le mode test, le mode fonctionnel étant considéré comme un point de référence stable. À partir d’expérimentations préliminaires (Thibeault and Larche 2012), on a remarqué que le mode fonctionnel à multiples domaines d’horloge amène l’apparition de fluctuations indésirables appelées produits d’intermodulation (PIMs), jusqu’ici inexplorés dans ce contexte. Un des objectifs de cette recherche a donc porté sur l’étude de l’impact des PIMs sur les délais de propagation et sur la tension d’alimentation. Afin d’atteindre les objectifs de recherche, une plateforme expérimentale a été mise en place. Cette plateforme comprend un testeur et un circuit sous test (CUT). Du même coup, nous avons étudié l’impact de la présence d’un testeur dans le même dispositif que le CUT. Les résultats obtenus démontrent que sous certaines limites fréquentielles, le test de balayage à vitesse nominale n’est pas représentatif du mode fonctionnel. Principalement parce que les PIMs présents dans le mode fonctionnel à multiples domaines d’horloge ne sont pas présents dans le mode test, car les horloges multiples ne sont pas distribuées dans ce mode. On conclue également que les PIMs présents dans le mode fonctionnel ont un impact sur les délais de propagation et sur la tension d’alimentation. Finalement, selon nos expérimentations, le testeur, qui génère l’horloge de test, a un impact sur le délai de propagation