DFT Techniques and Automation for Asynchronous NULL Conventional Logic Circuits

Conventional automatic test pattern generation (ATPG) algorithms fail when applied to asynchronous NULL convention logic (NCL) circuits due to the absence of a global clock and presence of more state-holding elements, leading to poor fault coverage. This paper presents a design-for-test (DFT) approach aimed at making asynchronous NCL designs testable using conventional ATPG programs. We propose an automatic DFT insertion flow (ADIF) methodology that performs scan and test point insertion on NCL designs to improve test coverage, using a custom ATPG library. Experimental results show significant increase in fault coverage for NCL cyclic and acyclic pipelined designs

Arquiteturas de Pipeline Assíncronas Register Less NULL Convention Logic (RL-NCL) Usando Portas Básicas

Asynchronous circuits is an alternative to design digital systems that is becoming the interest of many researchers in the digital design area mainly due to it’s low-power consumption and robustness. One of the most compelling design paradigms of asynchronous circuits is the NULL Convention Logic (NCL). The pipeline is a very common technique used in digital circuits to achieve high throughput. Although one can implement a pipeline using NCL gates, recent works have shown that register-less pipelines are possible using modified NCL gates. In this paper we propose two new Register-Less NCL (RL-NCL) pipeline architectures and two new methods to design NCL gates, which can be implemented even in Field Programmable Gate Arrays (FPGAs) or using the standard cells method. The new design of the proposed architecture was able to achieve an average area reduction of 27,32%, an average latency reduction of 14,1% and an average throughput increase of 5,54% comparing with the conventional NCL pipeline architecture.Los circuitos asíncronos son una alternativa para el diseño de sistemas digitales que se está convirtiendo en el interés de muchos investigadores en el área del diseño digital debido principalmente a su bajo consumo y robustez. Uno de los paradigmas de diseño más convincentes de los circuitos asíncronos es la NULL Convention Logic (NCL). La pipeline es una técnica muy común utilizada en circuitos digitales para lograr un alto rendimiento. Aunque se puede implementar una pipeline utilizando puertas NCL, trabajos recientes han demostrado que las pipelines sin registro son posibles utilizando puertas NCL modificadas. En este artículo, propusimos dos nuevas arquitecturas de pipeline Register-Less NCL (RL-NCL) y un paradigma de diseño, que pueden implementarse incluso en Field Programmable Gate Arrays (FPGA) o utilizando el método de celdas estándar. El nuevo diseño de la arquitectura propuesta logró una reducción media del área del 27,32%, una reducción media de la latencia del 14,1% y un aumento medio del rendimiento del 5,54% en comparación con la arquitectura de pipeline NCL convencional.Circuitos assíncronos é uma alternativa para projetar sistemas digitais que vem despertando o interesse de muitos pesquisadores na área de projeto digital principalmente devido ao seu baixo consumo de energia e robustez. Um dos paradigmas de projeto mais atraentes de circuitos assíncronos é o NULL Convention Logic (NCL). O pipeline é uma técnica muito comum usada em circuitos digitais para obter alto rendimento. Embora seja possível implementar um pipeline usando portas NCL, trabalhos recentes mostraram que pipelines sem registro são possíveis usando portas NCL modificadas. Neste artigo propomos duas novas arquiteturas de pipeline NCL Register-Less (RL-NCL) e dois novos métodos para projetar portas NCL, que podem ser implementadas até mesmo em Field Programmable Gate Arrays (FPGAs) ou usando o método de células padrão. O novo design da arquitetura proposta foi capaz de alcançar uma redução média de área de 27,32%, uma redução média de latência de 14,1% e um aumento médio de throughput de 5,54% em comparação com a arquitetura de pipeline NCL convencional

Technology Mapping, Design for Testability, and Circuit Optimizations for NULL Convention Logic Based Architectures

Delay-insensitive asynchronous circuits have been the target of a renewed research effort because of the advantages they offer over traditional synchronous circuits. Minimal timing analysis, inherent robustness against power-supply, temperature, and process variations, reduced energy consumption, less noise and EMI emission, and easy design reuse are some of the benefits of these circuits. NULL Convention Logic (NCL) is one of the mainstream asynchronous logic design paradigms that has been shown to be a promising method for designing delay-insensitive asynchronous circuits. This dissertation investigates new areas in NCL design and test and is made of three sections. The first section discusses different CMOS implementations of NCL gates and proposes new circuit techniques to enhance their operation. The second section focuses on mapping multi-rail logic expressions to a standard NCL gate library, which is a form of technology mapping for a category of NCL design automation flows. Finally, the last section proposes design for testability techniques for a recently developed low-power variant of NCL called Sleep Convention Logic (SCL)

Amélioration du processus de testabilité des circuits intégrés asynchrones dérivés de la topologie de conception d'Octasic

Les circuits asynchrones regroupent une grande variété de technique de conception. Octasic, une entreprise montréalaise, conçoit des processeurs dédiés au traitement de signal (DSP) qui exploitent une solution asynchrone particulière de sa propre invention. La testabilité de ce type de circuit a déjà fait l’objet de précédents travaux de recherche qui ont mené au développement d’une première méthode de test et d’algorithme d’analyse. Cependant, l’aspect de l’automatisation de cette méthode qui est pourtant nécessaire à sa démocratisation n’a pour l’instant pas été traité. Ce mémoire propose donc d’améliorer et d’automatiser autant que possible la méthode de test précédemment développée pour les circuits asynchrones qui utilisent la topologie de design des DSP d’Octasic. Contrairement à la méthode de test initial, le processus développé prend en charge la testabilité des machines à états finis et la gestion des structures de réseau d’horloges complexe qui peuvent contenir des registres. À travers plusieurs circuits asynchrones de différentes complexités, on introduit un flot de testabilité en partie automatisé qui débute à partir de la synthèse et se déroule jusqu’à la simulation des vecteurs de tests. De plus, on y présente un programme capable d’analyser l’arrangement interne des circuits pour intégrer et connecter les structures spécifiques à la technique de test. Enfin, on y expose le processus de création des procédures de test nécessaire à la génération automatisée des vecteurs de test. Pour mesurer l’efficacité du flot de testabilité créé, des vecteurs de tests sont générés et simulés. Les tests menés grâce à l’outil d’ATPG (Automatic Test Pattern Generator) et la simulation des vecteurs de test nous permettent d’obtenir un taux de couverture de pannes de 76.08%. Ces tests exploitent la technique du launch-on-capture à vitesse nominale sur notre circuit le plus complexe, un microprocesseur mini-MIPS asynchrone dérivé de l’architecture des DSP d’Octasic et implémenté grâce à la technologie 45nm de Cadence