Bridging fault test method with adaptive power management awareness

A key design constraint of circuits used in handheld devices is the power consumption, mainly due to battery life limitations. Adaptive power management (APM) techniques aim to increase the battery life of such devices by adjusting the supply voltage and operating frequency, and thus the power consumption, according to the workload. Testing for resistive bridging defects in APM-enabled designs raises a number of challenges due to their complex analog behavior. Testing at more than one supply voltage setting can be employed to improve defect coverage in such systems, however, switching between several supply voltage settings has a detrimental impact on the overall cost of test. This paper proposes a multi-Vdd automatic test generation method which delivers 100% resistive bridging defect coverage and also a way of reducing the number of supply voltage settings required during test through test point insertion. The proposed techniques have been experimentally validated using a number of benchmark circuits

Variation aware analysis of bridging fault testing

This paper investigates the impact of process variation on test quality with regard to resistive bridging faults. The input logic threshold voltage and gate drive strength parameters are analyzed regarding their process variation induced influence on test quality. The impact of process variation on test quality is studied in terms of test escapes and measured by a robustness metric. It is shown that some bridges are sensitive to process variation in terms of logic behavior, but such variation does not necessarily compromise test quality if the test has high robustness. Experimental results of Monte-Carlo simulation based on recent process variation statistics are presented for ISCAS85 and -89 benchmark circuits, using a 45nm gate library and realistic bridges. The results show that tests generated without consideration of process variation are inadequate in terms of test quality, particularly for small test sets. On the other hand, larger test sets detect more of the logic faults introduced by process variation and have higher test quality

Análise automática da operação a tensões sub-limiares em circuitos digitais CMOS

The Internet of Things (IoT) paradigm is enabling easy access and interaction with a wide variety of devices, some of them self-powered, equipped with microcontrollers, sensors and sensor networks. Low power and ultra-low-power strategies, as never before, have a huge importance in today’s CMOS integrated circuits, as all portable devices quest for the never-ending battery life, but also with smaller and smaller dimensions every day. The solution is to use clever power management strategies and reduce drastically power consumption in IoT chips. Dynamic Voltage and Frequency Scaling techniques can be rewardingly, and using operation at subthreshold power-supply voltages can effectively achieve significant power savings. However, reducing power-supply voltages impose reduction of performance and, consequently, delay increase, in turn it makes the circuit more vulnerable to operational-induced delay-faults and transientfaults. What is the best compromise between power, delay and performance? This thesis proposes an automatic methodology and tool to perform power-delay analysis in CMOS gates and circuits, to identify automatically the best compromise between power and delay. By instantiating SPICE simulator, the proposed tool can automatically perform analysis such as: power-delay product, energy-delay product, power dissipation, or even dynamic and static power dissipations. The optimum operation point in respect to the power-supply voltage is defined, for each circuit or sub-circuit and considering subthreshold operation or not, to the minimum power-supply voltage where the delays do not increase too much and that implements a compromise between delay and power consumption. The algorithm is presented, along with CMOS circuit examples, all the analysis’ results are shown for typical benchmark circuits. Results indicate that subthreshold voltages can be a good compromise in reducing power and increasing delays.O aparecimento e a expansão de novas tendências da indústria electrónica fortemente direccionadas ao paradigma da Internet of Things (IoT) têm vindo a dar uma relevância cada vez maior à necessidade da evolução da electrónica, no sentido da interligação e intercomunicação entre equipamentos, no sentido da miniaturização em geral e, consequentemente, no sentido de uma melhor eficiência energética. Temos assim, na prática, vindo recentemente a assistir em diversas áreas ao surgimento progressivo de um número exponencial de pequenos dispositivos electrónicos, altamente compactos, com elevado grau de integração de funções e habitualmente interligados entre si em redes de dados. Habitualmente têm como missão genérica a recolha, processamento e transmissão de dados acerca do ambiente que os rodeia. Esta grande variedade de diferentes dispositivos habitualmente relacionados ao campo de IoT tem como principais funções a recolha e transdução de dados obtidos do ambiente circundante por sensores. Tem por isso geralmente uma muito limitada interação com o ambiente circundante, e nesse sentido, justifica-se que as suas principais características sejam as pequenas dimensões e fácil portabilidade. Justifica-se também que não é estritamente essencial que tenham elevada performance a nível de processamento. Sendo alimentados por baterias, ou nalguns casos alimentados por energia do ambiente, estes dispositivos precisam obrigatoriamente de consumir muito pouca energia, sendo os seus requisitos de energia de alimentação muito restritos. Dados os restritos requisitos de consumo energético, são tipos de circuitos muito adequados à aplicação das mais recentes e avançadas estratégias de gestão de potência destinadas a reduzir drasticamente a potência nos modernos circuitos integrados CMOs. Torna-se assim claro, que os mais importantes requisitos futuros de dispositivos na área de IoT, assim como de diversas famílias de dispositivos electrónicos em geral, serão tendencialmente a necessidade de redução de consumo energético, ainda que esta redução seja feita à custa de algum nível de redução em performance. Esta tendência baseia-se no crescimento de importância da temática da eficiência energética em circuitos, num momento em que a concentração de consumo energético e consequentemente de dissipação térmica, em áreas muito reduzidas de circuitos integrados CMOs atinge níveis muito elevados e preocupantes. Uma possível solução para enfrentar este complexo desafio, com crescentes requisitos e restrições para actuais e futuros circuitos CMOs, tendo em atenção princípios globais de eficiência energética, consiste em conjugar as habituais técnicas de gestão de potência dinâmica em circuitos, com as mais recentes e avançadas técnicas de alimentação em ‘ultra-low-power voltage’, tentando alcançar assim ganhos de potência muito consideráveis e significativos. Assim, associando as conhecidas técnicas de gestão de potência como por exemplo a Dynamic Voltage and Frequency Scaling (DVFS) com as mais recentes técnicas de ultra-low-power voltage como a recente técnica de operação em tensões de alimentação subthreshold pode potencialmente se revelar como a melhor solução para enfrentar este complexo problema e assim melhorar significativamente a eficiência energética em futuros circuitos CMOS. Contudo, quando aplicamos técnicas de potência de very-low-power ou ultra-lowpower, como as técnicas de operação a tensões subthreshold, existem algumas desvantagens e alguns efeitos adversos que devem ser cuidadosamente considerados e, se possível, contidos e minimizados. A mais importante destas consequências directas é a perda de performance do circuito que deriva naturalmente do aumento nos atrasos de propagação internos do circuito. As restantes desvantagens da utilização de técnicas de alimentação a níveis muito baixos derivam todas elas do facto do circuito se tornar em geral muito mais sensível a perturbações internas ou externas. Esta é claramente uma consequência natural para uma operação a este nível de reduzida energia. Como seria de esperar, pelo exposto, a operação a níveis de tensão ultra-low-voltage têm a consequência de torná-lo mais sensível a distúrbios e interferências, aumentado assim o risco de falhas operacionais, dado que o nível dos seus sinais internos de operação ao longo do circuito é muito reduzido. Alguns efeitos adversos afectos ao uso de técnicas de ultra-low-power em circuitos CMOs incluem, portanto, o aumento da vulnerabilidade do circuito a Single Event Upsets (SEUs), incluem também o aumento de vulnerabilidade a falhas induzidas de delay de operação, assim como um aumento de sensibilidade do circuito a falhas geradas por transientes. Tendo consciência do incremento de riscos operacionais envolvido em circuitos subthreshold, são necessários cuidados no sentido de conter e minimizar tanto quanto possíveis efeitos indesejados, por exemplo controlando cuidadosamente as condições operacionais do circuito e melhorando a sua blindagem a interferências. Considerando que o uso das técnicas de ultra-low-power pode ser provavelmente a melhor solução para cumprir rigorosos requisitos de eficiência energética para um circuito CMOs, é necessário considerar também que estas técnicas podem gerar uma considerável perda de performance, traduzida por um maior atraso interno. Assim, torna-se necessário estudar claramente, em subthreshold voltages, a evolução da perda de performance face aos grandes ganhos de energia quando caminhamos no sentido da redução da tensão de alimentação de um circuito CMO’s. Tendo como base um estudo custo/benefício da evolução de dois factores cruciais na operação de um circuito, como o factor energia e o factor performance, torna-se possível tentar alcançar uma solução de compromisso entre a potência dissipada (energia consumida) e o atraso de propagação, traduzido como a performance do circuito. O trabalho aqui apresentado propõe uma metodologia automatizada, capaz de enfrentar os desafios do estudo mencionado. Propõe ainda uma ferramenta de software desenhada para analisar em detalhe portas lógicas CMOs de uma livraria de portas existente, assim como circuitos completos composto por diversas portas lógicas. O software proposto analisa um circuito ou sub-circuito lógico, identificando automaticamente o melhor nível de alimentação de baixa tensão (ponto de operação óptimo) que permite obter o melhor compromisso entre potência e atraso, em termos gerais o melhor compromisso entre energia e performance. Como suporte e assistência à metodologia proposta esta ferramenta foi criada para acelerar os testes de simulação Hspice sobre portas lógicas e circuitos, executando cálculos rápidos sobre resultados de simulação e acelerando a obtenção de resultados de eficiência energética e de performance para análise. Através da instanciação directa do simulador Hspice, a ferramenta facilita a análise de importantes parâmetros de definição de portas lógicas e circuitos, como por exemplo: o atraso de propagação, o power-delay-product (PDP), o energy-delay-product (EDP), e a dissipação de potência total e parcial (estática e dinâmica). O desenvolvimento inicial da ferramenta permitiu realizar múltiplos testes e simulações e através da análise destes resultados desenvolver a metodologia low-power apresentada no trabalho, a posterior aplicação da metodologia pela ferramenta a um circuito CMO’s permite eficientemente identificar o seu ponto de operação óptimo para operação em baixo nível. Um ponto de operação óptimo de uma porta lógica é definido pelo método como o mais baixo nível de tensão de alimentação que não compromete a operação válida da porta, reduzindo por isso fortemente a potência dissipada. No entanto este ponto deve ainda minimizar (tanto quanto possível) os atrasos de propagação na porta. Assim, este ponto deriva de um compromisso ponderado para uma alimentação com consumo de energia muito baixo, que contudo não gere ainda atrasos na porta que provoquem significativas perdas em performance. Acima de tudo, o trabalho desenvolvido pretende apresentar uma abordagem clara e directa ao design e implementação de lógica digital em modo de subthreshold, aplicado ao contexto dos modernos circuitos de electrónica digital. Pretende-se estabelecer um conjunto de técnicas e métodos simples e claros, suportados num estudo incidente em regras teóricas e em simulações prácticas, que possam servir como normativos propostos para o design de circuitos adaptados ao funcionamento em modos de muito baixa energia. O objectivo final será enfrentar e a longo prazo tentar resolver o problema cada vez maior e mais importante da melhoria de eficiência energética em circuitos electrónicos genéricos

Investigation into voltage and process variation-aware manufacturing test

Increasing integration and complexity in IC design provides challenges for manufacturing testing. This thesis studies how process and supply voltage variation influence defect behaviour to determine the impact on manufacturing test cost and quality. The focus is on logic testing of static CMOS designs with respect to two important defect types in deep submicron CMOS: resistive bridges and full opens. The first part of the thesis addresses testing for resistive bridge defects in designs with multiple supply voltage settings. To enable analysis, a fault simulator is developed using a supply voltage-aware model for bridge defect behaviour. The analysis shows that for high defect coverage it is necessary to perform test for more than one supply voltage setting, due to supply voltage-dependent behaviour. A low-cost and effective test method is presented consisting of multi-voltage test generation that achieves high defect coverage and test set size reduction without compromise to defect coverage. Experiments on synthesised benchmarks with realistic bridge locations validate the proposed method.The second part focuses on the behaviour of full open defects under supply voltage variation. The aim is to determine the appropriate value of supply voltage to use when testing. Two models are considered for the behaviour of full open defects with and without gate tunnelling leakage influence. Analysis of the supply voltage-dependent behaviour of full open defects is performed to determine if it is required to test using more than one supply voltage to detect all full open defects. Experiments on synthesised benchmarks using an extended version of the fault simulator tool mentioned above, measure the quantitative impact of supply voltage variation on defect coverage.The final part studies the impact of process variation on the behaviour of bridge defects. Detailed analysis using synthesised ISCAS benchmarks and realistic bridge model shows that process variation leads to additional faults. If process variation is not considered in test generation, the test will fail to detect some of these faults, which leads to test escapes. A novel metric to quantify the impact of process variation on test quality is employed in the development of a new test generation tool, which achieves high bridge defect coverage. The method achieves a user-specified test quality with test sets which are smaller than test sets generated without consideration of process variation