Implementação em FPGA de geradores de síndromes para decodificação BCH DVB-S2X

Trabalho de Conclusão de Curso (graduação)—Universidade de Brasília, Faculdade UnB Gama, Engenharia Eletrônica, 2018.A implementação de decodificadores BCH DVB-S2X enfrenta o desafio de determinar algoritmos que possam ser executados com os recursos de hardware disponíveis em um tempo compatível com as taxas de transmissão do sistema de comunicação. O padrão DVB-S2X determina tamanhos de frames entre 3240 e 55440 bits para o código BCH. O processamento paralelo de todos os bits durante a decodificação requer muitos recursos computacionais. E o processamento bit a bit torna o tempo de decodificação extensivo, limitando a taxa de recepção do terminal. O uso de FPGAs permite explorar o paralelismo intrínseco dos algoritmos, promovendo o aumento do desempenho da decodificação. Além disso, as linguagens de descrição de hardware permitem uma prototipagem rápida e de baixo custo. Este trabalho visa a implementação em FPGA de arquiteturas de geradores de síndromes. Isto exigiu a implementação de um multiplicador de Galois parametrizável, de acordo com as ordens de campo determinadas pelo padrão DVB-S2X. Após a implementação do multiplicador de Galois, foi implementada uma arquitetura de entrada serial, na qual uma multiplicação é realizada para cada bit do frame para computar uma síndrome. Para melhoria de desempenho, uma arquitetura de entrada paralela foi implementada, em que os bits do frame são processados em pacotes de 8 bits, reduzindo o número de multiplicações por um fator de 8. A plataforma de hardware usada para implementar as arquiteturas é um Xilinx Zynq Z -7010 XC7Z010-1CLG225C4334. A partir dos resultados de síntese, mapeamento e roteamento em FPGA, obteve-se informações sobre a frequência máxima de operação, consumo de recursos e energia. O gerador de síndromes de entrada serial atingiu a frequência máxima de operação de 200 MHz, com taxa de processamento de 11,11 Mbps e consumo de energia de 0,166W. O gerador de entrada paralela, com ordem 8 de paralelismo, atingiu a frequência máxima de 196 MHz, com taxa de processamento de 87,3 Mbps e consumo de energia de 0,184W. A arquitetura de entrada paralela apresentou melhor desempenho, com um pequeno aumento no consumo de Look Up Tables do FPGA.The implementation of BCH DVB-S2X decoders faces the challenge of determining algorithms that can be run with the available hardware resources in a time compatible with the transmission rates of the communication system. The DVB-S2X standard determines frame sizes between 3240 and 55440 bits for BCH code. Parallel processing of all bits during decoding requires a lot of computational resources. And bitwise processing makes the decoding time extensive, limiting the reception rate of the terminal. The use of FPGAs allows to explore the intrinsic parallelism of the algorithms, promoting the increase of decoding performance. In addition, hardware description languages enable rapid, low-cost development. This work aims at the implementation in FPGA of syndrome generator architectures. It required the implementation of a parameterizable Galois multiplier, according to the field orders determined by the DVB-S2X standard. After Galois multipier implementation, a serial input architecture was implemented, in which one multiplying is performed for each bit of frame to compute one syndrome. For performance improvement, a parallel input architecture was implemented, in which bits of frame are processed 8-by-8 in parallel, it reduces the multiplying executions by a factor of 8. The hardware platform used to implement the architectures is a Xilinx Zynq Z-7010 XC7Z010-1CLG225C4334. From results of synthesis, mapping and routing in FPGA, it was obtained information about the maximum frequency of operation, resource consumption and energy. The serial input syndromes generator achieved maximum operating frequency of 200 MHz, with a processing rate of 11.11 Mbps and power consumption of 0.166W. The parallel input generator, with order 8 of parallelism, achieved maximum frequency of 196 MHz, with a processing rate of 87.3 Mbps and power consumption of 0.184W. The parallel input architecture presented better performance, with a small increase in FPGA Look Up Tables consumption