A Hilbert-Curve Based Delay Fault Characerization Framework for Fpgas

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Adaptation de l'approche de test CDIDDQ aux circuits programmables FPGA

Ce mémoire propose l’adaptation de la technique de test de courts-circuits CDIDDQ, développée au départ pour les circuits intégrés de type ASIC, pour le test des circuits intégrés configurables de type FPGA à base de SRAM. Après une présentation de l'architecture des circuits ciblés et une revue de littérature dans le domaine du test de ce genre de circuits, une stratégie générale d’adaptation de la technique de test aux interconnections de ces circuits est proposée. Le processus d’adaptation débute par la validation expérimentale de la technique de test en l’appliquant à un circuit ASIC émulé dans un FPGA. Ceci permet de généraliser l’application de la technique aux tests dépendants de l’application et de bénéficier de taux de couverture qu’elle offre qui peut atteindre plus de 90%. En second lieu, le processus est appliqué d’une manière indépendante de l’application. Dans ce cadre, l’adaptation de la technique a été effectuée pour le test des interconnections des FPGAs. Pour ce faire, une nouvelle structure de configuration est proposée. Elle consiste à mettre sous forme de peignes entrelacés l’ensemble des interconnections ciblées, à savoir les lignes horizontales doubles nord du FPGA Spartan 3e de la compagnie Xilinx. Cette forme de configuration est novatrice et permet de minimiser le nombre de configurations nécessaires durant le processus de test. La mise en place de la technique est assurée par un outil de configuration automatique de la structure développé dans le cadre de ce mémoire. Une plateforme de test à faible coût, développée à partir de deux plateformes commerciales, est utilisée pour valider expérimentalement les concepts. Les résultats obtenus avec cette strategie montrent une nette diminution du temps de test pour une couverture des pannes de 100% comparés aux solutions basées sur des techniques plus complexes