Efficient multiplier-less VLSI architectures for folded pipelined complex FFT core

Fast Fourier transform (FFT) has become ubiquitous in many engineering applications. FFT is one of the most employed blocks in many communication and signal processing systems. Efficient algorithms are being designed to improve the architecture of FFT. Higher radix FFT algorithms have the traditional advantage of using less number of computational elements and are more suitable for calculating FFT of long data sequence. Among the different proposed algorithms, the split-radix FFT has shown considerable improvement in terms of reducing hardware complexity of the architecture compared to radix-2 and radix-4 FFT algorithms. Here radix-4, radix-8, and split-radix algorithms have been used in the design of different proposed complex FFT cores. The growing popularity of adopting virtual instrumentation (modular, customizable, software-defined instrumentation) has only became possible due to the use of LabVIEW with a highly interactive process known as graphical system design. The CompactRIO programmable automation controller is an advanced embedded control and data acquisition system designed for applications that require high performance and reliability. The work explains the real-time implementation of 256-point FFT and finding the power spectrum using LabVIEW and CompactRIO. New distributed arithmetic (NEDA) is one of the most used techniques in implementing multiplier-less architectures of many digital systems. In this thesis, four architectures for different FFT cores have been proposed: • Real-time implementation of FFT using CompactRIO • 32-Point Complex FFT Core Using Split-Radix Algorithm • 64-Point Complex FFT Core Using Radix-4 Algorithm • 64-Point Complex FFT Core Using Radix-8 Algorithm The proposed designs have implemented in both FPGA as well as ASIC design flows. 180nm process technology is being used for ASIC implementation. The results show the improvements of proposed designs compared to the other existing architectures

Implementação em EPGA de técnicas de equalização adaptativa utilizando o algoritmo Cordic

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica.Esta dissertação apresenta uma implementação em uma FPGA (Arranjo de Portas Programáveis em Campo - em inglês, Field Programmable Gate Array de um equalizador adaptativo que utiliza o algoritmo LMS trigonométrico. Este algoritmo utiliza variáveis trigonométricas, que são relacionadas monotonicamente aos coeficientes do equalizador. O algoritmo LMS trigonométrico é especialmente apropriado para uma realização utilizando processadores CORDIC (Computador Digital de Rotação de Coordenadas - em inglês, Coordinate Rotation Digital Computer, já que estes calculam simultaneamente as funções trigonométricas necessárias às operações de filtragem e adaptação dos coeficientes. A utilização deste algoritmo impõe a necessidade da definição de um hipercubo, no qual deve estar contido o ponto de mínimo da função objetivo (potência do erro entre o sinal desejado e a saída do equalizador). A literatura disponível não é clara quanto à definição deste hipercubo. Esta dissertação propõe a adoção do procedimento multisplit para facilitar a definição desse hipercubo. Simulações realizadas indicam que a utilização do procedimento multisplit permite que o algoritmo LMS trigonométrico alcance a convergência em uma variedade de canais sem a necessidade de uma busca exaustiva dos valores das coordenadas do hipercubo