Digitale Schaltungstechniken für Sub-100 nm-CMOS-Technologien

Auch in Zukunft wird sich der Trend hin zu größeren Integrationsdichten, höherer Schaltgeschwindigkeit und geringerer Leistungsaufnahme fortsetzen, wenn es gelingt, durch geeignete schaltungstechnische Maßnahmen die Schaltgeschwindigkeit zu erhöhen und höhere Transistor-Leckströme in der Gesamtschaltung zu unterdrücken. In der vorliegenden Arbeit wird der Trade-off zwischen Leckstrom und Schaltgeschwindigkeit übergreifend vom Einzeltransistor, über elementare Logikgatter und Ringoszillatoren bis hin zu einem 32-bit-Addierer hardwarebasiert untersucht. Es werden dazu die physikalischen Grundlagen von Leckströmen und Schaltgeschwindigkeiten aufgezeigt sowie neue Schaltungstechniken vorgestellt, die Transistoren unterschiedlicher Oxiddicke und Schwellenspannung in einer Schaltung zu kombinieren. Es wurde ein Sense-Amplifier-Flip-Flop entwickelt, das bei kleinerer Verzögerungszeit eine geringere aktive Leistungsaufnahme aufweist. Die vorgestellten Techniken werden in einer 90nm-CMOS-Technologie anhand eines 32-bit-Parallel-Addierers erprobt