IF-Sampling Digital Beamforming with Bit-Stream Processing.

Beamforming in receivers improves signal-to-noise ratio (SNR), and enables spatial filtering of incoming signals, which helps reject interferers. However, power consump-tion, area, and routing complexity needed with an increasing number of elements have been a bottleneck to implementing efficient beamforming systems. Especially, digital beamforming (DBF), despite its versatility, has not been attractive for low-cost on-chip implementation due to its high power consumption and large die area for multiple high-performance analog-to-digital converters (ADCs) and an intensive digital signal process-ing (DSP) unit. This thesis presents a new DBF receiver architecture with direct intermediate frequency (IF) sampling. By adopting IF sampling in DBF, a digital-intensive beamforming receiver, which provides highly flexible and accurate beamforming, is achieved. The IF-sampling DBF receiver architecture is efficiently implemented with continuous-time band-pass delta-sigma modulators (CTBPDSMs) and bit-stream processing (BSP). They have been separately investigated, and have not been considered for DBF until now. The unique combination of CTBPDSMs and BSP enables low-power and area-efficient DBF by removing the need for digital multipliers and multiple decimators. Two prototype digital beamformers (prototype I and prototype II) are fabricated in 65 nm complementary metal-oxide-semiconductor (CMOS) technology. The prototype I forms a single beam from four 265 MHz IF inputs, and an array signal-to-noise-plus-distortion ratio (SNDR) of 56.6 dB is achieved over a 10 MHz bandwidth. The prototype I consumes 67.2 mW, and occupies 0.16 mm2. The prototype II forms two simultaneous beams from eight 260 MHz IF inputs, and an array SNDR of 63.3 dB is achieved over a 10 MHz bandwidth. The prototype II consumes 123.7 mW, and occupies 0.28 mm2. The two prototypes are the first on-chip implementation of IF-sampling DBF.PhDElectrical EngineeringUniversity of Michigan, Horace H. Rackham School of Graduate Studieshttp://deepblue.lib.umich.edu/bitstream/2027.42/116778/1/jaehun_1.pd

Entwurf eines drahtlosen HF-Empfängers basierend auf Bandpass-Sigma-Delta-ADU

Die vorliegende Arbeit beschreibt die Analyse und den Entwurf eines vollintegrierten Empfängers im UHF-Bereich mit dem Ziel, für die Verwendung im Mobilfunkstandard der vierten Generation geeignet zu sein, aber auch eine Einschätzung bezüglich der Anwendbarkeit eines solchen Empfängers für Geräte der fünften Generation vorzunehmen. Bei dem Empfängerkonzept handelt es sich um einen direkt digitalisierenden Empfänger, d.h. das Empfangssignal wird direkt mittels Analog-Digital-Umsetzer digitalisiert und vorher nicht auf eine niedrigere Trägerfrequenz abwärtsgemischt. Der Analogteil eines direkt digitalisierenden Empfängers besteht also nur aus einem LNA und einem ADU. Diese Empfängertopologie stellt hohe Anforderungen an den ADU und bildet deshalb den Fokus dieser Arbeit. Für die Untersuchungen des Empfängerkonzepts wurde sich auf eine Implementierung für niedrige Mobilfunkfrequenzbänder beschränkt, weshalb für den Entwurf festgelegt wurde, eine Trägerfrequenz von 750MHz mit einer Signalbandbreite von 20MHz empfangen und verarbeiten zu können. Der Entwurf erfolgte in einer 28nm CMOS Technologie, sollte flächen- und stromsparend sein, sich aber auch für zukünftige Technologieknoten mit noch höherer Integrationsdichte eignen, ohne die analogen Schaltblöcke gesondert bei der Technologiewahl berücksichtigen zu müssen. Somit konnten integrierte Spulen in der Empfängerkette nicht verwendet werden. Zugleich muss im Empfänger der Alias-Effekt unterdrückt werden. Um diese strengen Rahmenbedingungen ohne exorbitante Stromaufnahme zu erfüllen, kommt als ADU-Topologie nur ein zeitkontinuierlicher Sigma-Delta-Modulator in Frage. Dazu musste das Schleifenfilter des Sigma-Delta-Modulators komplett neu entworfen werden, was u.a. den Entwurf einer einstellbaren hochgütigen aktiven Spule erforderte. Das Empfängerkonzept konnte erfolgreich an der gefertigten Schaltung verifiziert werden, der gemessene dynamische Bereich blieb jedoch weit hinter dem ursprünglich anvisierten Ziel von 84dB zurück. Es konnte lediglich ein dynamischer Bereich von 59dB bei einer Leistungsaufnahme von 36,4mW und einer maximalen Auflösung von 4,5 Bit erreicht werden. Nachfolgende Untersuchungen des Konzepts zeigen aber Lösungsansätze auf, mit denen die Auflösung auf 8,7 Bit und der Dynamikbereich auf 69dB gesteigert werden kann