O documento apresenta a descrição de um Sistema desenvolvido para efectuar o teste de Algoritmos de Recuperação de Relógio de Serviços de Débito Binário Constante, em Redes ATM. O Hardware desenvolvido foi essencialmente suportado por dispositivos lógicos programáveis do tipo EPLD (Família 7000) do fabricante Altera. O sistema apresentado constitui um exemplo prático de aplicação destes componentes no desenvolvimento de sistemas constituídos maioritariamente por funções lógicas (e.g. equações booleanas, circuitos sequenciais, máquinas de estado). O sistema de desenvolvimento MAXPLUS II não só permitiu desenhar os blocos funcionais como também simular o seu funcionamento (lógico e temporal). Com efeito, esta ferramenta permite economizar gastos de tempo no test and debugging necessários no desenvolvimento destes sistemas num passado bem recente.
A descrição exaustiva do sistema não será feita neste contexto uma vez que o objectivo deste documento é evidenciar as particularidades das ferramentas do sistema e mostrar alguns exemplos de implementação tais como: Máquinas de Estado, Circuitos Combinatórios e Sequenciais (e.g. Contadores, Shift-Registers), Circuitos Aritméticos e Multiplexers.
O documento está estruturado em 6 secções. Nas duas primeiras é efectuado o enquadramento do sistema desenvolvido na área das redes de comunicação de banda larga além da descrição funcional do sistema e suas aplicações. Na secção 3 é feita a introdução aos dispositivos lógicos programáveis usados (EPM7096LC-12) e na secção 4 são apresentados alguns exemplos de funções implementadas. A secção 5 apresenta alguns exemplos do uso da ferramenta de simulação comparando os resultados desta com os verificados experimentalmente. Finalmente são apresentadas algumas conclusões, evidenciando as vantagens do uso deste tipo de componentes

Cabral, José

Universidade do Minho: RepositoriUM

1Sistema de Teste de Algoritmos de Recuperação de Relógio em Redes ATM‘Uso de Componentes do Tipo EPLD da Altera’José Manuel Cabralemail: cabral@dei.uminho.ptDepartamento de Electrónica Industrial da Universidade do MinhoINESC - Instituto de Engenharia de Sistemas e ComputadoresResumoO documento apresenta a descrição de um Sistema desenvolvido para efectuar o teste de Algoritmos de Recuperaçãode Relógio de Serviços de Débito Binário Constante, em Redes ATM. O Hardware desenvolvido foi essencialmentesuportado por dispositivos lógicos programáveis do tipo EPLD (Família 7000) do fabricante Altera. O sistemaapresentado constitui um exemplo prático de aplicação destes componentes no desenvolvimento de sistemasconstituídos maioritariamente por funções lógicas (e.g. equações booleanas, circuitos sequenciais, máquinas deestado). O sistema de desenvolvimento MAXPLUS II não só permitiu desenhar os blocos funcionais como tambémsimular o seu funcionamento (lógico e temporal). Com efeito, esta ferramenta permite economizar gastos de tempono test and debugging necessários no desenvolvimento destes sistemas num passado bem recente.A descrição exaustiva do sistema não será feita neste contexto uma vez que o objectivo deste documento éevidenciar as particularidades das ferramentas do sistema e mostrar alguns exemplos de implementação tais como:Máquinas de Estado, Circuitos Combinatórios e Sequenciais (e.g. Contadores, Shift-Registers), Circuitos Aritméticose Multiplexers.O documento está estruturado em 6 secções. Nas duas primeiras é efectuado o enquadramento do sistemadesenvolvido na área das redes de comunicação de banda larga além da descrição funcional do sistema e suasaplicações. Na secção 3 é feita a introdução aos dispositivos lógicos programáveis usados (EPM7096LC-12) e nasecção 4 são apresentados alguns exemplos de funções implementadas. A secção 5 apresenta alguns exemplos do usoda ferramenta de simulação comparando os resultados desta com os verificados experimentalmente. Finalmente sãoapresentadas algumas conclusões, evidenciando as vantagens do uso deste tipo de componentes.1. IntroduçãoA evolução para a futura RDIS (RDIS, Rede Digital com Integração de Serviços) de Banda Larga [3] [4] passa pelanecessidade desta se poder interligar com as redes já existentes, usando uma tecnologia de transporte baseada emcircuitos de Débito Binário Constante (CBR, Constant Bit Rate). O transporte de Serviços CBR, na rede ATM, évulgarmente designado por Emulação de Circuitos.A Emulação de Circuitos em Redes ATM permite o envio de um sinal de uma rede síncrona através de uma redeassíncrona. Torna-se por isso necessário garantir um mecanismo capaz de sincronizar o fluxo de informação, entre oemissor e o receptor, ou seja, recuperar o Relógio de Emissão no Receptor.A Recuperação de Relógio é uma “peça” fundamental no conceito da Emulação de Circuitos em Redes ATM. OsMétodos de Recuperação de Relógio requerem um estudo profundo, principalmente quando entre o Emissor e oReceptor não existe uma referência temporal comum. Por outro lado, o desconhecimento de alguns parâmetrosestatísticos da rede ATM torna necessário o recurso a modelos de simulação que por si só não são suficientes paragarantir o desempenho de um dado método [1] .Com o intuito de contribuir para este estudo, foi desenvolvido um Sistema de Teste de Algoritmos de Recuperaçãode Relógio que permite realizar os testes de hardware necessários à validação de um dado algoritmo [2].Grande parte dos blocos funcionais deste sistema foram desenvolvidos à custa de dispositivos lógicos programáveisdo tipo EPLD (EPLD, Erasable Programmable Logic Devices), sendo um exemplo prático de aplicação destescomponentes no desenvolvimento de circuitos constituídos maioritariamente por blocos digitais.Assim, este documento, evidenciará principalmente as particularidades desta ferramenta à custa de exemplos deaplicação usados no desenvolvimento deste sistema, sendo a descrição funcional detalhada encontrada em [2].22. Descrição do SistemaO sistema é composto pelos módulos necessários à adaptação de um serviço de débito binário constante a2 048 kbit/s (1ª hierarquia PCM europeia) [15] a uma rede ATM, sendo o módulo de recuperação de relógio (atestar) um módulo substituível na Unidade de Recepção. As Unidades de Inter-funcionamento efectuam a adaptaçãodo formato de dados do serviço à Rede ATM, implementando os protocolos definidos para a Camada AAL-Tipo 1(AAL, ATM Adaptation Layer) [14] do Modelo de Referência de Protocolos da RDIS de Banda Larga. A Unidadede Recepção efectua, entre outras funções, o controlo de erros e a detecção de células perdidas e mal inseridas. OSistema Simulador de Rede não é mais do que um gerador de atrasos programáveis aplicados às células geradas naUnidade de Emissão, incluindo um Módulo de medição do Wander do relógio recuperado [13].O sistema desenvolvido consiste em duas Unidades de Inter-funcionamento de um serviço de Emulação de Circuitosa 2 048 kbit/s [8], uma de emissão e outra de recepção, como ilustra a Figura 1:Sistema Simulador de RedeUnidade de EmissãoUnidade de RecepçãoAlinhamento de TramaConversão Série/ParaleloConversão HDB3/NRZConversão NRZ/HDB3Adaptação de NíveisTerminação de LinhaExtracção do Relógio de LinhaInterface G.7032 048 kbit/sConversão Paralelo/SérieAlinhamento de TramaConversão NRZ/HDB3Adaptação de NíveisMonitoraçãoConfiguraçãoInterface G.7032 048 kbit/sAAL-1ATMFísicoAAL-1ATMFísicoFigura 1: Estrutura do Sistema desenvolvido na perspectiva do Modelo de Referência de Emulação de Circuitos doATM Forum.O algoritmo de recuperação de relógio será testado no módulo AAL da Unidade de recepção. A carta a testarreceberá todos os sinais necessários para efectuar a recuperação de relógio, sendo a interface com a carta principalefectuada através de Piggy Back.A interface a 2 048 kbit/s (emissão e recepção) segue a recomendação G.703 do ITU [10].O Sistema de Simulação de Rede além de substituir a rede ATM, permite a configuração de cenários particulares,essenciais para o teste dos algoritmos de recuperação de relógio. Este bloco introduz um atraso programável peloutilizador aos diversos SAR-PDU’s gerados na emissão, permitindo obter um efeito semelhante ao atraso sofridopelas células numa Rede ATM.3. Considerações sobre os componentes usadosNesta secção serão tecidas algumas considerações sobre os componentes usados na implementação dos diversosmódulos do sistema desenvolvido.Em primeiro lugar, salienta-se o facto da grande maioria dos módulos efectuar exclusivamente funções lógicasdigitais (operações booleanas, contadores, máquinas de estado, etc). Assim, seria conveniente desenvolver estesmódulos recorrendo a dispositivos lógicos programáveis com capacidade de integração adequada para implementaras funções necessárias, evitando o recurso às famílias lógicas do tipo TTL, pouco flexíveis e com baixa capacidadede integração.3A existência no mercado de uma grande variedade de soluções de dispositivos de integração lógica, como porexemplo os FPGA’s (FPGA, Field Programmable Gate Array) da Xilinx e os CPLD’s (CLPD, ComplexProgrammable Logic Devices) da Altera, fornecem ao projectista um número elevado de vantagens, destacando-seas seguintes:Elevado grau de Integração associado a um baixo custo: a existência de dispositivos com grande capacidade deintegração lógica permite reduzir o tamanho e a complexidade das cartas e, consequentemente, o seu custo global;Desempenho Elevado: o elevado grau de integração conduz ao uso de um menor número de componentes e deligações a efectuar, diminuindo o risco de falhas;Tempos de Desenvolvimento mais curtos: o software associado para o desenvolvimento destes sistemas permitereduzir o tempo global de projecto de uma forma substancial. Com efeito, o tempo despendido no desenhoesquemático, na compilação, verificação e programação é bastante mais curto comparado com as várias fases deprojecto que usam dispositivos lógicos discretos;Ferramentas de Simulação associadas: o sistema de desenvolvimento destes dispositivos inclui normalmente umaferramenta de simulação bastante fiável e fácil de utilizar. Enquanto que, com componentes discretos certo tipo decorrecções implicam o desenho de uma nova carta, com estes dispositivos basta efectuar a correcção do erro (alterarum ficheiro de dados), compilar e reprogramar.Os dispositivos lógicos programáveis usados são do fabricante Altera e possuem a designação EPM7096LC-15 [7].Estes dispositivos pertencem à família MAX 7000 deste fabricante e caracterizam-se por utilizarem tecnologia dotipo CMOS (CMOS, Complementary Metal Oxide Silicon-gate) e serem do tipo EEPROM (EEPROM, ElectricallyErasable Programmable Read Only Memory). Estas EPLD´s (EPLD, Erasable Programmable Logic Device)emulam as funções existentes nos circuitos TTL e permitem a integração de funções lógicas do tipo SSI (SSI, SmallScale Integration), MSI (MSI, Medium Scale Integration), LSI (LSI, Large Scale Integration) e configurações quesuportam no máximo 76 entradas ou 72 saídas.A linguagem AHDL (AHDL, Altera Hardware Description Language) é uma ferramenta poderosa e flexível quepermite descrever um bloco através de uma linguagem de programação simples, que suporta funções do tipo:equações booleanas, tabelas, máquinas de estado e operações aritméticas. Cada bloco funcional do sistema foiespecificado num ficheiro de texto, sendo neste documento apresentados alguns exemplos do uso desta linguagem.MAX+PLUS IIText EditorMAX+PLUS IIWaveform EditorGraphic EditorMAX+PLUS IISymbol EditorMAX+PLUS IIDesign EntryMAX+PLUS IISimulator Waveform EditorMAX+PLUS IIProject VerificationMAX+PLUS IITiming AnalyserDevice ProgrammingProgrammerMAX+PLUS IIProject ProcessingMAX+PLUS II   CompilerCompiler Netlist ExtractorDatabase BuilderLogic Synth. PartionerFitterSimulator Netlist ExtractorEDIF Netlist ExtractorAssemblerMAX PLUS II Message Processor & Hierarchy DisplayFigura 2: Sistema de Desenvolvimento MAX + PLUS II.A ferramenta de desenvolvimento - MAX+PLUS II (Figura 2) [5] é constituída por um conjunto de módulosintegrados, que permite ao utilizador desenvolver o projecto de um dado circuito digital, de uma forma simples einteractiva [9]. Este sistema existe disponível no mercado em versões Windows para PC e X-Windows paraWorkstations (SUN e HP).44. Desenvolvimento do SistemaNesta secção serão dados alguns exemplos de implementação de blocos do sistema desenvolvido em linguagemAHDL [2]. O critério da escolha destes blocos foi o diversificar o mais possível o número de soluções apresentadasde modo a permitir dar uma perspectiva global do uso desta linguagem.• Implementação de um Multiplexer de duas entradas e uma saídaA Figura 3 ilustra um exemplo de implementação de um bloco usado para a criação dos SAR-PDU´s1 da Unidade deInter-funcionamento de Emissão. Esta função é efectuada através de um Multiplexer de duas entradas e uma saída.H ead erPayloadE N _H eaderE N _P ayloadM U Xa [7 . .0 ]b  [7 ..0 ]S electy [7 . .0 ]LATCHN et_C lk888 8IN _ F 2E NFigura 3: Diagrama funcional do bloco de Criação de SAR-PDU’s.As entradas são dois barramentos de 8 bits que transportam respectivamente, o cabeçalho e o campo de informação(payload) do SAR-PDU. A selecção das entradas é efectuada através do sinal EN_Header proveniente de um blocode Controlo. O barramento de saída do MUX é aplicado a um registo constituído por 8 flip-flops D, accionados pelosinal de relógio derivado da rede (Net_Clk). A especificação deste bloco em linguagem AHDL é ilustrada na Figura4.% Criação do SAR-PDU (MUX) %FUNCTION 21mux (s, a, b) RETURNS (y);SUBDESIGN mux(h[7..0], d[7..0], EN_H, EN_P, net_clk :INPUT;In_F2[7..0] :OUTPUT;)VARIABLEflop[7..0] :DFFE;m[7..0] :21mux;EN_CLK :NODE;BEGINEN_CLK = EN_H & EN_P;m[7..0].a = h[7..0];m[7..0].b = d[7..0];m[7..0].s = !EN_H;flop[7..0].clk = net_clk;flop[7..0].ena = !EN_CLK;flop[7..0].d = m[7..0].y;In_F2[7..0] = flop[7..0];END;Figura 4: Especificação de um Multiplexer de duas entradas e uma saída.• Implementação de um detector de nível de enchimento de um FIFOEste bloco destina-se a determinar o número de SAR-PDU’s acumulados no FIFO2, ou seja, a diferença entre onúmero de SAR-PDU’s escritos e lidos. Esta operação é efectuada através da detecção dos impulsos activos dossinais de escrita e de leitura de sequências de 48 bytes (Menos e Mais). A saída deste bloco (LEV[6..0]) indica onúmero de SAR-PDU’s acumulados no FIFO. A sua especificação é apresentada na Figura 5:                                                          1 SAR-PDU - Segmentation And Reassembly sublayer - Protocol Data Unit2 FIFO - First-In-First-Out Memory5% Determinação do Nível do FIFO % SUBDESIGN fifo_lev (   Menos, Mais, Net_Clk :INPUT;   Lev[6..0] :OUTPUT; ) VARIABLEcount[6..0] :DFF;up, down :NODE; BEGINup     = Menos & !Mais;down = !Menos &  Mais;count[].clk = Net_Clk;IF up THENcount[].d = count[].q + 1;ELSIF down THENcount[].d = count[].q - 1;ELSEcount[].d = count[].q;END IF;Lev[6..0] = count[6..0]; END;Figura 5: Especificação do bloco de Detecção do Nível de enchimento de um FIFO.A funcionalidade deste bloco é basicamente a de um Contador Up/Down de 7 bits.• Máquina de Estados para Inicialização de FIFO’sEste bloco constitui um exemplo simples de implementação de uma Máquina de Estados criada para efectuar ainicialização de dois FIFO´s.O fabricante especifica que deverá ser aplicado um sinal (Reset) aos FIFO´s durante os dois ciclos iniciais derelógio. Deste modo, a máquina percorre os estados s0 a s4 permanecendo no estado s4 até nova inicialização dosistema. O FIFO-1 é inicializado nos estados s1 e s2 e o FIFO-2 nos estados s2 e s3.% Bloco de Inicialização dos FIFO’s (RST_FIFO) %SUBDESIGN RST_FIFO(net_clk :INPUT;RST_F1, RST_F2 :OUTPUT;)VARIABLEstart: MACHINE WITH STATES (s0,s1,s2,s3,s4);BEGINstart.clk = net_clk;CASE (start) ISWHEN s0 =>start = s1;RST_F1 = VCC;RST_F2 = VCC;WHEN s1 =>start = s2;RST_F1 = GND;RST_F2 = VCC;WHEN s2 =>start = s3;RST_F1 = GND;RST_F2 = GND;WHEN s3 =>start = s4;RST_F1 = VCC;RST_F2 = GND;WHEN s4 =>start = s4;RST_F1 = VCC;RST_F2 = VCC;END CASE;END;Figura 6: Especificação da Máquina de Estados de inicialização dos FIFO’s.65. Simulação dos Blocos Funcionais do SistemaNesta secção é ilustrado um exemplo de simulação de um bloco apresentado na secção anterior - Detector do Nívelde Enchimento de um FIFO.A Figura 7 ilustra o diagrama funcional para melhor compreensão do seu funcionamento:FIFO LEVELMaisMenosNet_clkLevel[6..0]Figura 7: Diagrama funcional do bloco detector do nível de um FIFO’s.O detector é accionado pelo relógio derivado da rede (Net_clk), sendo a saída (Level[6..0]) função dos sinais “Mais”e “Menos”. Quando o valor do sinal “Mais” é “0” então o valor de Level[6..0] é incrementado de uma unidade,acontecendo o inverso para o sinal “Menos”.Na Figura 8 está ilustrado o écran do editor de formas de onda após se ter efectuado uma simulação com o cenárioindicado:Figura 8: Simulação lógica e temporal do bloco especificado na Figura 5.Esta ferramenta permite não só a verificação lógica do funcionamento de um circuito digital como também asimulação temporal. Além disso, são verificados outros parâmetros tais como setup-time e hold-time de registos.6. ConclusõesA Emulação de Circuitos é um conceito fundamental na evolução das actuais redes para a Rede Digital comIntegração de Serviços de Banda Larga. Com efeito, numa fase intermédia as redes actuais vão continuar a existir,sendo necessário garantir que a rede ATM transporte, de uma forma transparente, o tráfego destas redes.7A Emulação de Circuitos consiste no transporte de sinais de uma rede síncrona através de uma rede assíncrona,sendo necessário por isso efectuar a Recuperação do sinal de Relógio de Emissão, no Receptor.O Sistema de Teste de Algoritmos de Recuperação de Relógio desenvolvido constitui uma ferramenta importantepara o teste dos métodos de Recuperação de Relógio na ausência de uma rede ATM. Por outro lado, o teste dealgoritmos usando uma rede ATM poderá não introduzir condições extremas necessárias à sua validação.O objectivo deste documento foi, contudo, evidenciar as particularidades da ferramenta de desenvolvimento degrande parte dos componentes deste sistema, ou seja, o sistema MAXPLUS II da Altera e a sua linguagem deespecificação AHDL.Sem fazer uma descrição exaustiva de toda especificação do sistema, foram dados alguns exemplos deimplementação e simulação de blocos funcionais baseados em funções lógicas.A experiência adquirida ao longo deste trabalho aconselha o uso deste tipo de ferramentas, não só no projecto edesenvolvimento de sistemas deste tipo, como um meio didáctico para o estudo de sistemas digitais em geral.7. Bibliografia[1] Almeida, N.; Cabral, J.; Alves, A.; “End-to-End Synchronization in Packet Switched Networks”; 2ndInternational Workshop on Network and Operating System Support for Digital Audio and Video"; Heidelberg;Novembro 1991.[2] Cabral, J. M.; “Emulação de Circuitos em Redes ATM (Sistema de Teste de Algoritmos de Recuperação deRelógio)”; Tese de Mestrado, Faculdade de Engenharia da Universidade do Porto; Junho 1995.[3] De Prycker, Martin, “Asynchronous Transfer Mode - Solution for Broadband ISDN”, Ellis Horwood, 1991.[4] McDysan, D. E.; Spohn, D. L., “ATM Theory and Application”, McGraw-Hill Series on ComputerCommunications, 1995.[5] MAX+PLUS Development System, Altera Corporation, Abril de 1990.[6] Altera Applications Handbook, Altera Corporation, Abril de 1992.[7] Altera Data Book, Altera Corporation, Agosto de 1993.[8] ATM Forum, “ATM Circuit Emulation Services - Version 1.0”, Dezembro de 1994.[9] Cardoso, P.M., “Lógica Programável - Aplicação em Circuitos de Telecomunicações”, Tese de Mestrado,Faculdade de Engenharia da Universidade do Porto, Janeiro de 1992.[10] ITU-T, Rec. G.703 - “Physical/Electrical characteristics of hierarchical digital equipment”, Genebra, 1991.[11] ITU-T, Rec. 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Actualmente exerce as funções de Assistenteno Departamento de Electrónica Industrial da Universidade do Minho, em que asactuais áreas de interesse incluem as Redes Industriais e a tecnologia ATM.

Sistema de teste de algoritmos de recuperação de relógio em redes ATM: uso de componentes do tipo EPLD da Altera

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