Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2020.O seguinte trabalho tem como objetivo propor e avaliar um circuito eletrônico que implemente
uma arquitetura de rede neural com neurônios spike. Transistores do tipo MOSFET
foram utilizados para implementar os neurônios. A rede proposta possui aprendizado do tipo
spike timing dependent plasticity (STDP). Memristors foram utilizados como sinapses. A
validação dos módulos de circuitos e do circuito da arquitetura completa foram realizados
utilizando modelos SPICE dos dispositivos. Como a maioria dos dados sobre tecnologias de
empresas possuem acesso restrito, algumas universidades fornecem modelos preditivos dos
dispositivos com o intuito de reproduzir o comportamento real em tecnologias futuras, que
foram empregados neste trabalho. Nesse projeto apresentamos dois tipos de Integrate and
Fire Neuron(I&F) usando tecnologia CMOS de 32nm simulada no LTspice empregando o
modelo BSIM4v4 concebido pela Universidade de Berkley e aplicando parâmetros preditivos
fornecidos pelo Predictive Technology Model (PTM). Os resultados da simulação obtidos
aqui, reduzem a tensão da fonte e o tamanho do chip em relação aos designs semelhantes
mais recentemente implementado. Além disso, a comunicação entre neurônios e sinapses
com um aprendizado STDP foi simulada com êxito.CAPESThe following work aims to establish and evaluate an electronic circuit that implements a
neural network architecture with spike neurons. This project uses MOSFET-type transistors
to achieve the neurons, and the proposed network has a spike-timing-dependent plasticity
(STDP) learning aspect. It applies Memristors to function as synapses. The validation of
the circuit modules and the circuit for complete architecture were performed using SPICE
models of the devices. Since most data of company technologies is restricted, some universities
provide predictive models to reproduce the real ones. In this dissertation, we present
two types of Integrate and Fire Neuron (IF) (IF) using 32nm CMOS technology simulated in
LTspice with BSIM4v4 model designed by Berkley University and applying predictive parameters
provided by Predictive Technology Model (PTM). The simulation results obtained
here reduces the font tension and the chip size to the most recent designs implemented.
Communication between neurons and synapses with STDP learning has been successfully
simulated
