Hiroshi HATANO

Michiaki SHIBATA

波多野 裕

芝田 通明

HATANO, Hiroshi

波多野, 裕

9000004902589

ハタノ, ヒロシ

芝田, 通明

SHIBATA, Michiaki

Shizuoka Institute of Science and Technology Repository / 静岡理工科大学学術機関リポジトリ

i7nl 27n (a) VSS (b) 一一邸 肘 0肝 静岡理工科大学紀要 	69 サブミクロン回路試作によるCMOSインバータの速度解析 A CMOS inverter speed-performance analysis utilizing fabricated sub- i m circuits 波多野 裕士 、芝田 通明“ Hiroshi HATANO and Michiaki SHIBATA Abstract : In order to investigate high-speed logic circuits, two different CMOS inverter experimental circuits have been successfully designed and fabricated utilizing sub- bi m CMOS process. The designed circuits are twenty-seven stage inverter chains. Each inverter consists of four series NMOS transistors and four series PMOS transistors. 0.9 ns propagation delay time difference has been found for different inverter input conditions. Based on the results, a cascaded-gates CMOS inverter design methodology for high-speed LSIs is discussed. L 緒言 従来のLS I 技術発展の指導原理はトランジスタの比例縮小（スケーリング）則 n に従った高速化、高集積化であった。しかし、半導体プロセスの微細化の進展とともに微細化のみによる LS I の回路性能改善が困難になりつつある。 この微細化による高性能化の限界を克服するゲートレベルでの高性能化を検討するため、本研究では基本論理ゲ ートとしてMO S トランジスタを縦積みしたインバータ回路に着目した。 従来の研究では、縦積み回路構成における性能劣化の原因はトランジスタの基板バイアス効果によるしきい値電圧の上昇であると考えられていた2)。 本研究では、CMOSインバータの速度性能を詳細に解析するための 2 種類の実験回路を設計し、サブミクロンC MO Sプロセスにより試作し、実測により、縦積みインノべ ータの速度性能を決める支配的要因を明らかにして、微細化による高速化の限界を打ち破る一助とするための検討を行ったので、その結果を報告する。 2．縦積みCMOSインバータ回路 3) トランジスタを縦積みにした 2 種類のCMOSインバ ータをサブミクロンCMOSデザイン・ルール 4) -6）により設計した。 図1 (a）に 4つのNMO Sトランジスタと 4 つの PM OSトランジスタを直列に接続して、下端のNMO Sのソ ースを接地端子に、上端の PMO Sのソースを電源端子に接続し、中央のNMO Sと PMO Sのドレインを共通出力としたインバータを示す。入力信号は接地端子、電源端子から最も遠い中央のNMO S と PMOSのゲートに印加する。他のNMO Sのゲートは電源端子に、他のPMO S 2007 年 2 月 15 日受理 大理工学部 電気電子情報工学科☆☆理工学部 電子工学科卒業生 のゲートは接地端子に接続する。このインバータを「入力が電源から遠いインバータ」、と呼ぶ。 図1 (b）に示すインバータでは入力信号は、接地端子、 電源端子にソースが接続されたNMOS, PMOSのゲー トに印加する。他のNMO Sのゲートは電源端子に、他の PMO Sのゲートは接地端子に接続する。このインバータを「入力が電源に近いインハータ」、と呼ぶ。 これらの 2 種類のインバータをそれぞれ 27段接続した図1 (c）のようなインバータ・チェーンを 2 種類設計 した。 	 VDD 	 VDD 図 1 試作した実験回路 接地（vss）側が NMO S、電源（VDD）側が PMO S (a）入力が電源から遠いインバータのトランジスタ回路図 (b）入力が電源に近いインバータのトランジスタ回路図 (c) 2 7段インバータ・チェーンの論理回路図 (b）入力が電源に近いインバータ 27段インバータ・チェーンのレイアウト図 5 Isu］誕奮融潮 2 	 3 	 4 	 5 図3 27段インバータ・チェーンの遅延時間の実測結果 	 VDD[V] 横軸：20 ns/div 縦軸：5 V/div 	 図4 インバータ1段当たりの遅延時間の実測結果 図5 27段インバータ 70 	 Vol.15,2 007 図2 (a）に「入力が電源から遠いインバータ」の27段チェーンのサプミクロンCMOSデザイン・ルールによるレイアウト図を示す。図2 (b）に「入カが電源に近いインバータ」の27段チェーンのレイアウト図を示す。  3．試作回路の実測結果3) サプミクロンCMOSプロセスで試作した実験回路の実測波形を図3に示す。「入力が電源から遠いインバー タ」の27段チェーンの入出力波形を写真の下側に、「入 静岡理工科大学紀要 	 71 力が電源に近いインバータ」の27段チェーンの入出力波形を上側に示す。前者の応答が後者より約 2 3ns 速いことが判明した。1段当たりの遅延時間差は 0. 86ns である。 図4に実測から求めた、2種類の27段インバータ・チェーンの1段当たりの遅延時間の電源電圧依存性を示す。 「入力が電源から遠いインバータ」の方が「入力が電源に近いインバータ」より高速で、更に、電源電圧が低くなる程、速度性能の差は大きくなることが明らかになった。スケーリング則に従う場合、電源電圧は低減されるので、今回明らかになった速度性能差は今後の回路設計において一層考慮しなければならない、と考えられる。また、図 4 の各データ・ポイントにおけるシミュレーションとの誤差は最大で6％程度であった。 今回、試作回路の実測から得られた、「入力が電源から遠いインバータ」の方が「入力が電源に近いインバータ」 より高速である、という結果は、従来の、縦積み回路構成における性能劣化の原因はトランジスタの基板バイアス効果によるしきい値電圧の上昇に起因する 2)、という説明とは逆の結果である。 即ち、今回の実験結果は、縦積み回路の速度性能を決める支配的要因が、トランジスタの基板バイアス効果によるしきい値電圧の上昇ではなく、トランジスタが駆動すべき負荷容量の大きさの違いであるということを示している。 図1で説明すると、(a）の負荷容量は入力が印加されるトランジスタのドレイン容量、配線容量、次段のトランジスタのゲート容量である。一方、(b）の負荷容量は（a）に加えて、出力側にあるオン状態の 3つのNMO Sと 3つのPM Osの合計である。この負荷容量の違いが縦積み回路の速度性能差の支配的要因と考えられる。 図 5に試作回路の顕微鏡写真を示す。 4．結言 縦積みインバータの速度性能を正確に解析するため、サブミクロンCMO 5プロセスを用いて 2種類の 27段インバータ・チェーンを設計試作した。 試作回路の精密な実測の結果、縦積み回路の速度性能を決める支配的要因が、トランジスタの基板バイアス効果によるしきい値電圧の上昇ではなく、トランジスタが駆動すべき負荷容量の大きさの違いであるということが明らかになった。シミュレーションも 6％程度の誤差で実測結果を支持している。 本実験結果は、微細化による高速化の限界を打ち破るためのゲートレベルでの高性能化検討の一助となると考えられる。  謝辞 本研究に関するチップ試作は東京大学大規模集積システム設計教育研究センターを通してオンセミコンダクタ ー（株）、日本モトローラ（株）、HOYA（株）、及び京セラ（株）の協力で行われたものである。 参考文献 l)R. H. Dennard etal.," Design of ion-implanted MOSFETs with very small physical dimensions" , IEEE J. of Solid-State Circuits, SC-9, pp. 256-268, 1974. 2）馬場俊祐，‘‘沖電気のso I技術の現状”，第 4回半導体の放射線照射効果研究会予稿集，pp. 1-4, 2004. 3）芝田通明，“メモリーレジスタの設計試作”，静岡理工科大学 2005年度卒業論文． 4)T.Ochiai and H. Hatano," DC characteristic simulation for floating gate neuron MOS circuits'', lEE Electronics Letters, vol. 35, no. 18, pp. 1505-1507, 1999. 5)T.Ochiai and H. Hatano," A proposition on floating gate neuron MOS macromodeling for device fabrications" , IEICE Trans. Fundamentals of Electronics, Communications and Computer Sciences, vol. E82-A, no. 11, pp. 2485-2491, 1999. 6)T.Ochiai"and H. Hatano," A low temperature DC analysis utilizing a floating gate neuron MOS macromodel" , IEICE Trans. Electron., vol. E86-C, pp. 1114-1116, 2003. 

A CMOS inverter speed-performance analysis utilizing fabricated sub-μm circuits

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サブミクロン回路試作によるCMOSインバータの速度解析

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