GRETSI, Groupe d’Etudes du Traitement du Signal et des Images
Abstract
- Cet article propose une nouvelle architecture de turbo décodage de codes BCH (128,106,8) à entrées et sorties pondérées corrigeant 3 erreurs. En utilisant le concept de parallélisme et les propriétés de la matrice générée par un code produit, cet article présente la conception et la complexité de trois décodeurs capables de traiter 2, 4 et 8 données en même temps pour obtenir le haut débit dans le décodage. Pour comparer les performances et la complexité entre les différents décodeurs, le langage C a été utilisé pour les simulations, le langage VHDL pour les simulations fonctionnelles et Synopsys Design Compiler pour la synthèse. Les résultats ainsi obtenus ouvrent la possibilité d'intégration sur le silicium de turbo décodeurs à fort pouvoir de correction (distance de 64, rendement de 0,8) et à haut débit (6,4Gbits/s)
