Dans ce papier, nous présentons la définition d'une architecture de capteur d'images intégrant un traitement parallèle mixte analogique-numérique. L'architecture originale d'une unité de calcul analogiques programmable est notamment décrite

DUPRET, Antoine

KLEIN, Jacques-Olivier

MOUTAULT, Sébastien

NSHARE, Abdalha

I-Revues

V e r s u n e n o u v e l l e g  n  r a t i o n d e r  t i n e s p r o g r a m m a b l e s 
Jacques-Olivier KLEIN, Antoine DUPRET, Sbastien MOUTAULT, Abdalha NSHARE
Intitut d'Electronique Fondamentale, UMR  8622
Bt 220, Universit Paris-Sud, F91405 ORSAY cedex
Jacques-Olivier.KLEIN@ief.u-psud.fr, Antoine.DUPRET@ief.u-psud.fr,
moutault@rip.ens-cachan.fr, Abdalha.NSHARE@ief.u-psud.fr
RsumÊÐÊDans ce papier, nous prsentons la dfinition dÕune architecture de capteur dÕimages intgrant un traitement parallle mixte
analogique-numrique. LÕarchitecture originale dÕune unit de calcul analogiques programmable est notamment dcrite.
AbstractÊÐÊIn this paper, we present the architecture of a smart image sensor with programmable analog processing capabilities.
1. Introduction
Le traitement des images  cadence vido constitue une
classe dÕapplications particulirement gourmandes en
puissance de calcul. LÕapproche traditionnelle consiste  faire
lÕacquisition de lÕimage  lÕaide dÕune camra CCD puis,
aprs conversion analogique-numrique,  effectuer les
traitements  lÕaide de calculateurs numriques.
Une approche depuis longtemps propose comme
alternative  la prcdente est celle des rtines [1, 2] qui a
donn lieu  une activit de recherche fconde [3]. En effet,
dans une rtine lectronique, chaque pixel de la matrice de
capteurs comporte un lment de traitement. Le paralllisme
sur lÕensemble de lÕimage permet dÕobtenir des temps de
calcul particulirement faibles. De plus, les fonctions cbles
sont le plus souvent ralises  lÕaide dÕoprateurs
analogiques, ce qui permet de concilier compacit et
consommation rduite. Cependant, les fonctions intgres
prsentent une oprativit rduite et fige tandis que lÕemploi
dÕune lectronique analogique de faible surface introduit des
limitations qui se traduisent par une mdiocre qualit des
traitements. Enfin, dans de nombreux cas, les aspects
systmes et les problmes de contrles ne sont pas pris en
compte ds la conception du circuit. Il en rsulte une chute
des performances de lÕensemble du traitement.
Afin de dpasser ces limitations, nous proposons de
nouvelles directions de recherche. La principale innovation
consiste  remplacer les rseaux d'oprateurs cbls, forcment
figs, par un processeur analogique-numrique conu sur le
modle des units arithmtiques et logiques prsentes au
coeur des processeurs de traitement de signal. Ainsi, la rtine
devient une machine parallle (SIMD) dont le jeu
d'instructions inclut des oprations analogiques. DÕune part,
l'tendu des applications envisageables est grandement accrue
par le caractre rellement programmable de ces rtines.
Ensuite, le contrle dfinit par le jeu d'instructions n'est plus
secondaire, il devient mme central. Enfin la prsence du
squenceur de la rtine, matrialis par un microcontroleur
intgr sur le ciruit, rduit fortement la complexit matrielle
d'un systme exploitant ce type d'architecture.
2. Dfinition de lÕarchitecture
Quatre ides matresses sont  lÕorigine de la dfinition de
notre architecture. Tout dÕabord, nous conservons notre
intrt port aux rtines car lÕintgration au sein dÕun mme
circuit intgr de capteurs et dÕunits de traitement permet de
conserver un haut degr de paralllisme. Par ailleurs, afin de
dpasser les limitations du concept originel des rtines, nous
nous proposons de trouver un compromis quilibr entre la
vitesse de calcul et la rsolution. De plus, pour mettre en
oeuvre une grande varit dÕalgorithmes, lÕarchitecture doit
tre programmable au sens de lÕexcution squentielle dÕun
microcode. Enfin, au sein dÕun systme, lÕexploitation
optimale des performances dÕun circuit ddi require un
contrle interne.
Une matrice de capteurs forme le coeur de notre
architecture. Ainsi, la rsolution devient indpendante de la
complexit des traitements. Les lments de traitement sont
placs en dehors de la matrice et partags par un ensemble de
pixels.
+ - ÷2 >
! & | ^
+ - ÷2 >
! & | ^
+ - ÷2 >
! & | ^
Interface Bus
M
icrocontrôleur
Plan de Pixels
et plans mémoires
analogiques
Ligne de processeurs
mixtes
FIG. 1 :Architecture
A lÕimage des ALU des DSP, ces processeurs reposent sur
une architecture gnraliste capable dÕeffectuer les oprations 
la base des primitives de traitement dÕimages. Finalement,
gre par un squenceur, et au prix de quelques lments de
mmorisation, une telle approche permet dÕenchaner des
instructions en programme.
Cette approche est totalement originale, mme si ce
concept a t approch pour un traitement dÕimages binaires
[4, 5]. Nous allons donc dcrire les diffrents modules qui la
composent.
 
Condition
QD
+
/-
A>
B
A
B
A
B
B u s  G l o b a l
B
u
s
 
l
o
c
a
l
 
m
i
x
t
e
 
a
n
a
l
o
g
iq
u
e
-
n
u
m
é
r
iq
u
e
Colonne 
de pixels
associée
Colonne
de pixels 
de droite
Colonne
de pixels
de gauche
QD
Cin1
MUX
x 0,5
Cout
CB
C0 Ci Cn-1
FIG. 2 :Architecture du processeur mixte analogique-
numrique
3. Pixels et processeurs mixtes
Chaque pixel comprend un photocapteur et des mmoires
analogiques. Chaque processeur est associ  un groupe de
pixels de la matrice, par exemple une colonne, et accde  un
groupe de pixels plus tendu, par exemple trois colonnes, afin
dÕexcuter des oprations locales de faon squentielle. Les
processeurs sont composs dÕune unit de calcul analogique
excutant des instructions sous le contrle dÕun registre de
condition 1 bit, dÕune unit logique et dÕun banc de registres
mixtes analogiques-numriques.
4. Filtrage linaire : Unit de calcul
analogique
Inspire de la structure d'un integrateur  capacites
commutes, l'unit de calcul analogique permet d'effectuer des
additions et des soustractions entre son entre en tension et la
charge de la capacit reprsentant sa sortie. Il se compose de
trois capacits de valeurs identiques (Cin1,Cin2, Cout) et dÕun
amplificateur  transconductance (OTA).
+
-
inPA
Vref
rst
LdClrMoins
moins
moy
load
PlusClr
plus
Cin2 Cin1
Cout
OutPA
FIG. 3 :Architecture de lÕunit de calcul analogique
La capacit Cout est utilise en accumulateur. LÕOTA
permet de transferer la charge de la capacit Cin1 vers Cout de
faon quÕelle sÕajoute ou se retranche. De plus, la mise en
court-circuit de Cin1 suivie dÕune repartition des charges entre
Cin1 et Cin2 ralise la division par deux des charges prsentes
sur les deux capacits Cin1 et Cin2. Puisque la charge transfre
peut tre divise par deux, les oprations de multiplication
par une constante peuvent tre effectues en n instructions, o
n reprsente le nombre de bits utiliss pour coder la constante
en virgule fixe. La combinaison de divisions par deux et
dÕadditions ou de soustractions ralise les oprations de
multiplication-accumulation (MAC) utilises pour le filtrage
linaire.
Une telle structure combine les avantages dÕune unit de
calcul versatile et la densit dÕintgration des cellules de
traitement analogiques. En technologie CMOS 0.6 µm une
telle cellule occupe 50x50µm2, soit le 1/40000 de la surface
dÕun circuit intgr dÕun cm2.
5. Filtrage non-linaire et anisotropeÊ:
Comparateur et unit logique
A chaque unit de calcul analogique sont associs un
comparateur, un processeur boolen, un registre de condition
et un banc de registres mixtes analogiques-numriques.
Toutes les oprations analogiques peuvent tre conditionnes
par une combinaison boolenne de rsultats de comparaisons
locales. Il est ainsi possible dÕeffectuer des oprations
linaires par morceaux ou des filtres anisotropes. Les
oprations linaires par morceaux permettent, par exemple,
dÕutiliser au mieux la dynamique du circuit en modifiant
lÕhistogramme de lÕimage ou de raliser un tirage au sort par
un gnrateur alatoire cahotique. Le filtrage anisotrope est
trs utile pour raliser une rgularisation dÕimage et une
dtection de contours conjointes. Entre autre, des algorithmes
stochastiques peuvent tre programms pour cette
architecture. Il sÕagit donc l dÕune approche totalement
originale.
Cin1Cin2
Cout
OTA outPA
inPA
Vdd
2
Cin1Cin2
Cout
OTA outPA
inPA
Vdd
2
Cin1Cin2
Cout
OTA outPA
inPA
Vdd
2
Cin1Cin2
Cout
OTA outPA
inPA
Vdd
2
Cin1Cin2
Cout
OTA outPA
inPA
Vdd
2
Cin1Cin2
Cout
OTA outPA
inPA
Vdd
2
FIG. 4 : Oprations de lÕuntit de calcul analogique
6. Contrle
Cet ensemble dÕlments ncessite un contrle complexe.
Or, lÕexploitation optimale des performances dÕun tel circuit
au sein dÕun systme interdit lÕusage de cicuits externes pour
le contrle. Grce  lÕintgration dÕun microcontrleur, dont
le jeu dÕinstructions est tendu aux oprations analogiques, le
squencement gnr localement. Le contrle on-chip
simplifie lÕinterface systme et autorise lÕexploitation des
performances maximales du circuit.
7. Caractristiques prvisibles
La crdibilit dÕune telle approche dpend fortement des
performances que lÕon peut en attendre ainsi que de sa
rsolution dans le cas dÕune intgration relle. Nous avons
donc valu les performances et les dimensions dÕun circuit
bas sur cette architecture. Pour cela, les cellules
fondamentales ont t conues sur une technologie CMOS
0.6 µm. Ses caractristiques sont rsumes dans le tableau 1.
TAB. 1 : Principales caractristiques
Principales caractristiques
Surface total  du circuit 1cm2
Rsolution 128 x 128
Nombre de processeurs 128
Surface par Pixel 50 x 50 µ
Surface par Processeur mixte 50 x 200 µ
Surface total  du microcontrleur 20mm2
Frquence dÕhorloge 10Mhz
Temps pour 128 MAC 5 bits 1µs
8. Conclusion
Nous avons propos une architecture originale de rtine
programmable. Aprs avoir analys les limitations des rtines
prcdemment dcrites, nous avons propos une architecture
permettant de dpasser ces limitations. Cela nous a conduit 
dfinir un nouveau conceptÊ:  la rtine analogique
programmable. Les diffrents lments constitutifs ont t
fonctionnellement dcrits et une valuation des
caractristiques a t conduite sur la base de cellules
effectivement conues.
Le premier circuit permettant de valider la conception des
processeurs analogiques et des mmoires mixtes analogiques-
numriques associes a t envoy en fondrie en juillet 1999.
Rfrences
[1] C. A. Mead, ÒAdaptive retina,Ó in Analog VLSI
Implementation of Neural Systems, vol. 80, C. A. M. a. M.
Ismail, Ed.: Kluwer Academic Publishers, 1989, pp. 239-
246.
[2] C. A. Mead and M. A. Mahowald, ÒA Silicon
Model of Early Visual Processing,Ó Neural Network, vol. 1,
pp. 91-97, 1988.
[3] A. Moini, ÒVision Chips or Seeing Silicon,Ó
departement of electronic engineering
University of Adelade
Australia 3rd revision, 1997.
[4] P. Garda, A. Reichart, H. Rodriguez, F. Devos, and
B. Zavidovique, ÒUne rtine lectronique automate
cellulaire,Ó Traitement du Signal, vol. 5, pp. 435-449,
1988.
[5] T. Bernard, B. Zavidovique, and F. Devos, Ò A
Programmable Artificial Retina,Ó IEEE Journal of Solid
State Circuits, vol. 28, pp. 789-797, 1993.


Vers une nouvelle génération de rétines programmables

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