GHIMIRE JAGAT  JYOTI

Creative Repository of Electro-Communications

修 士 論 文 の 和 文 要 旨  研究科・専攻 大学院       学研究科           専攻 博士前期課程 氏    名 Ghimire Jagat Jyoti 学籍番号 0832023 論 文 題 目 Research on A Voltage Buffer Having Wide Swing and Low Gain-Error  （ワイドスイング及び低ゲインエラーの電圧バッファに関する研究）  要  旨 電圧バッファは入力電圧信号をできるだけ電圧レベルを保ったまま次段の電子システムに伝達する利得１の増幅回路であり、電圧フォロアとも呼ばれる。高性能演算増幅回路（オペアンプ）を用いて高性能電圧バッファ構成することが可能である。しかし、この方法では回路規模や消費電力などが大きくなってしまう欠点がある。このため、CMOS の簡易型電圧バッファについての研究が盛んに行われている。これらの多くの研究にでは、駆動する対象回路の低入力インピーダンスや低入力容量主に対応する回路構成が提案され、多くの電子システムにおいて重要な役割を果たしている。低消費電力向きの設計された多くの電圧バッファ回路は大きい容量性の負荷を駆動できないため、大きい容量性の負荷が駆動できる電圧バッファについて多くの研究が行われ,いくつかの良い結果が報告されている[1]-[3]。 本研究では、大きい容量性の負荷を駆動可能な電圧バッファについての研究を行っている。大きい容量性の負荷を駆動するために、出力電流（充電又は放電電流）を大きくする必要がある。回路全体のバイアス電流を増やすことによって出力電流を大きくすることができるが、消費電力がバイアス電流と共に増えしまう。静的消費電力を増やせずにバッファ回路の駆動を向上させるために、必要に応じてバイアス電流と出力電流を動的に調整可能な回路構成が必要となる。文献[1]において、適応型バイアスを回路構成に導入することで、負荷に対応して出力電流を充電可能な回路構成を提案している。本研究において、適応型バイアス回路構成を電圧バッファ回路に導入することにより、低消費電力及び高スルーレートの特性を有する電圧バッファ回路を提案する。0.35μm の標準 CMOS プロセスによるシミュレーションの結果により、電源電圧 3.3V において、提案回路の入力電圧範囲は 3.0V となり、このときのゲインエラーは-51.5mdB である。また、全高調波歪（THD）は-53.0dB、そして、立ち上がり及び立下りのスルーレートはそれぞれ 58.9V/μs、5.4V/μs であることが確認できた。従来の電圧バッファと比較した場合、本研究で提案した電圧バッファはワイドスイング及び低ゲインエラーの特徴を持っていることが確認できた。さらに、適応型バイアス構成を用いたことにより、静的消費電力を抑えながら十分な駆動能力を得ることが確認できた。ROHM 0.18um CMOS プロセスを利用して提案回路のレイアウト設計を行って試作チップもつくりました。本提案電圧バッファは高い容量性の負荷を駆動する電圧バッファとして様々なアプリケショーンに応用できることが期待できる。  [1] Guangmao Xing, Stephen H.Lewis and T.R. Vishwanathan, “Self-biased Unity-Gain Buffers With Low Gain Error,” IEEE Transactions on Circuits and Systems II, vol.56, no.1, pp.36-40, Jan. 2009. [2] A.J.Lopez-Martin, J.Ramirez-Angulo, R.G. Carvajal and L. Acosta, “Power-efficient Class AB CMOS Buffer,” Electronics Letters, vol.45, no.2, pp.89-90, Jan. 2009. [3] Chih-Wen Lu, Yen-Chih Shen and Meng-Lieh Sheu, “A High-Driving Class-AB Buffer Amplifier with a New Pseudo Source Follower,” IFIP International Conference on Very Large Scale Integration (VLSI-SoC 2007), pp.105-109, Oct. 2007. [4] R.Jacob Baker, Harry W.Li and David E. Boyce, “CMOS: Circuit Design, Layout,and Simulation,”IEEE Press Series on Microelectronic Systems, pp.699-703, 1998. 

ワイドスイング及び低ゲインエラーの電圧バッファに関する研究

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ワイドスイング及び低ゲインエラーの電圧バッファに関する研究

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