Research on Low Power VLSI Design in Deep Submicron Technology

Abstract

随着系统芯片技术的日益成熟，采用电池供电的便携式电子产品和移动通讯产品获得了迅猛的发展和快速的普及，使低功耗设计技术受到了极大的关注。当半导体技术逐渐发展到深亚微米、纳米级之后，泄漏功耗呈指数的增长，使其在总功耗中所占的比重越来越大，在某些设计中甚至已经占据了支配地位。深亚微米以及纳米级超大规模集成电路（VLSI）的泄漏功耗降低技术已经成为了学术界和工业界研究的热点问题。 本文针对的是65nm和45nm体硅衬底互补金属氧化物半导体（CMOS）工艺下VLSI的泄漏功耗优化问题。在详细讨论了体硅衬底CMOS工艺晶体管泄漏电流的组成、产生机理以及影响泄漏电流不同组成成分的主要因素之后，分别基于现场可编程逻辑器件（FPGA）、静态随机存储器（SRAM）以及动态电路进行了具体的低泄漏功耗设计技术研究。 首先，对深亚微米级体硅衬底CMOS工艺下晶体管泄漏电流产生的机理进行介绍，之后对栅氧化层厚度、掺杂轮廓、温度、衬底偏置以及输入向量影响不同泄漏成分的情况分别作了详细分析。 其次，在传统的FPGA查找表逻辑电路和电源之间插入两个睡眠晶体管并联组成的上拉电路结构，提出了两种结构类似的新型低泄漏功耗FPGA查找表。选择具有更低泄漏功耗的II型查找表结构作为研究的重点，这种新型结构可以工作在三种不同的模式下：高速工作模式、省电模式以及睡眠模式。实验结果显示，在可以保留数据的省电模式下，泄漏功耗可以减小约45.6%~69.8%；而当查找表进入到不保留逻辑状态的睡眠模式之后，泄漏功耗甚至可以节省97%以上。 再次，提出了一种在45nm体硅衬底CMOS工艺下使用双-栅氧化层厚度技术实现低泄漏功耗SRAM设计的方法。经过筛选后重点提出了三种新型的SRAM单元结构，并分别对泄漏功耗的节省、延时的增加以及静态噪声容限的改善等重要性能指标进行了详细的比较。之后设计了一个完整的1GHz、64Kb SRAM电路，并在满足时序的前提下，采用分块替换算法对SRAM单元使用所提的新型结构进行了替换。仿真结果显示，新型SRAM电路与原始的全部采用薄栅氧化层厚度单元结构的SRAM相比，整体泄漏功耗可以节省达45.3%左右。 最后，通过对最新版的45nm体硅衬底CMOS工艺预估模型进行仿真和分析，深入了解晶体管泄漏电流机制。提出了一款带有睡眠开关并且使用双阈值电压、双-栅氧化层厚度技术的多米诺逻辑电路，并对所提电路结构造成的噪声抗扰度和速度降低进行了探讨，最终确定通过增加关键晶体管尺寸的方法来确保电路的噪声抗扰度和性能不会下降。分别在高温和室温条件下对所提技术的有效性进行了评估，实验结果表明，与采用双阈值电压技术进行设计的多米诺逻辑相比较，所提的电路结构在110℃时最多可以节省65.7%的泄漏功耗；而在27℃的温度下，泄漏功耗甚至可以节省达94.1%