制度:新 ; 文部省報告番号:甲1992号 ; 学位の種類:博士(工学) ; 授与年月日:2005/3/15 ; 早大学位記番号:新392

黒川 敦

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  早稲田大学大学院情報生産システム研究科     博 士 論 文 概 要         論 文 題 目  先端 SoC設計における物理配線技術に関する研究  A Study on Physical Interconnect Technologies in Advanced SoC Designs         申  請  者 黒川 敦 Atsushi Kurokawa  情報生産システム工学専攻 回路検証技術研究        2004 年 11 月  氏  名 専攻・研究指導 (課程内のみ)  半導体集積回路のプロセス／設計技術の進化に伴い，先端 VLSI 回路（ Very  Large  Sca le  Integrated  C ircu i t）は微細化，高集積化，多層化，低電圧化，そして高速化に向かっている．例えば， 2004 年の先端 LSI では，テクノロジ・ノードが 90nm， 1 チップのトランジスタ数は約 5 億個，配線層数は 10 層，電源電圧は 1V，最高動作周波数は約 4GHz となっている．  このような状況のために近年のディープ・サブミクロン LSI は，設計フローの中で従来のような十分なマージン設計が行なえず，タイミング・クロージャが困難になりつつある．タイミング設計上の課題として，シグナル・インテグリティSI (Signa l  Integr i ty )，パワー・インテグリティ PI(Power  Integr i ty )，DFM（ Des ign  For  Manufac turab i l i ty）や配線の寄生素子抽出精度等の問題があげられる．これらはテクノロジ・スケーリングにつれて，ますます深刻になってきている．SI 問題とは信号波形（ノイズや遅延）に関わるさまざまな問題の総称で，隣接する配線の容量性・誘導性結合によるクロストーク・ノイズがその代表格である．PI 問題としては，電源線のノイズ（オフ・チップからのノイズや Ldi /d t ノイズを含む）や CMOS トランジスタの同時スイッチングによる IR-drop がある． DFM や寄生抽 出 の 問 題 と し て ， 平 坦 化 や 仕 上 が り を 良 く す る た め の CMP（ Chemica l -Mechanica l  Po l i sh ing），ダミー・フィル，OPC（ Opt i ca l  Prox imi ty  Correc t i on）等の処理に起因するプロセスおよび設計精度の劣化があげられる．またこれらは，プロセスばらつき量を決定する重要な技術でもある．  SoC（ System on  a  Chip）時代の先端システム LSI 設計では，これらの課題を解決することが極めて重要になってきている．  本研究では，上述したさまざまな問題を物理設計の観点から解決を試みる．従来の物理設計における課題や既に提案されている対策方法を多方面から十分に調査し，問題解決のための新しい方法をいくつか提案する．本論文で提案する内容は特に物理配線に関する設計技術である．   本論文は， 6 章から構成しており，各章を要約すると以下のようになる．   第 1 章では，序論として本研究の背景，目的，および本論文の構成について述べる．先端 SoC における物理設計の課題と従来の対策技術について，この章でレビューする．   第 2 章では，幾何学的平均距離から求めた自己インダクタンスの近似式と断面を無視した 2 本の線状間で正確な相互インダクタンスの式を使って，斜め配線を含む VLSI のオンチップ・インダクタンスを抽出する方法を提示する．使用する式は表皮効果や近接効果を考慮していないが，ITRS1999 の 0.1µm テクノロジ・ノードにおける周波数や配線パラメータでは十分な精度が得られることを示す．複雑な LSI 配線ではリターン・パスの限定が難しいことか ら，インダクタンスの抽出には部分インダクタンスを用いる．本手法の精度を三次元電磁界解析ツールの結果と比較して検証した．0.1µm 世代において最小線幅の 10 倍までの 2 配線では，Raphael に対する相対誤差は，平行配線で自己インダクタンスLが約 0.5％以内，相互インダクタンスM が約 5％以内，斜め配線でLが約 5％以内，M が約 13％以内であった．現実的な配線での適用例では，高速電磁界解析ツール FastHenry に対して絶対値平均誤差で約 1％，処理速度は60 倍以上高速であった．解析式を用いた本手法は，幅広配線でない配線のインダクタンス抽出に有効である．  第 3 章では，VLSI 配線の相互インダクタンスを効率よく抽出する新しい近似式ベースのアプローチを提示する．その近似式は，配線をフィラメントと仮定した時に正確な式をテーラー展開し，その配線間の距離に関する項において，配線断面を有限幅とゼロ厚みと仮定して導出することによって得られる．現実的な LSI の配線は，ほとんど表皮・近接効果の影響を受けないので，配線断面内は均一電流密度を仮定する．多項式の近似は精度と計算コスト間のバランスを与える．開発した複数の式は配線ジオメトリに応じて，精度と計算コストの観点で最も適したものが使うことが可能である．それは設計者が要求する精度に応じて，インダクタンスの抽出時間を最小にする式である．ITRS 2003 のグローバル配線の構造を基に評価した結果，提案する近似式は 3 次元電磁界解析ツールを使って求めた相互インダクタンスに対して，数％以内であった．また，それぞれの式の配線ジオメトリの有効範囲を 2D マップで表現すると共に，それぞれの式の処理速度も明確にした．提案する近似式ベースのインダクタンス抽出方法を，30 万配線セグメントの実際の 0.13µm プロセスのレイアウトに適用した結果，正確な式に比べて 60 倍以上高速であった．開発した近似式および提案した近似式ベースのアプローチは VLSI 配線のインダクタンス抽出に有効である．  第 4 章では，90nm テクノロジ以降の設計において，シグナル・インテグリティ，パワー・インテグリティ，DF M および寄生抽出の問題は深刻になってきている．従来のような問題解決のための個々技術による対策では，設計期間の増大ばかりか，タイミング・クロージャが困難にさえなりつつある．本章では多くの物理設計上の問題を同時に解決するための新しい考えとして，電源・グラウンド線を有効に活用した新しい配線アーキテクチャを提示する．本アーキテクチャの基本構造は，電源線 P とグラウンド線 G の PG パターンをできる限り多く使用して，電源線とグラウンド線によって，より多くのデカップリング容量を生成するように構成すると共に配線の規則性をできる限り保つようにする．その提案方式は，膨大なデカップリング容量の生成，IR-drop の削減，Ldi/dt ノイズの低減，クロストークの低減，規則性および均一性によるばらつき低減，ダミー・メタル挿入が不要，そして抽出精度向上を実現する．詳細な解析結果において，デカップリング容量は約 40nF/cm2，電源ノイズは従来電源電圧の約 5%であった回路で約 1%に，クロストークのピーク・ノイズは従来約 20%であったものが約 7%に改善された．また微細化につれて，本方式のデカップリング容量はさらに増加すること，簡易にデカップリング容量値を見積る方法，本方式の適用方法，そして 90nm テクノロジにおけるテ スト・チップの容量の測定結果も示す．  第 5 章では， SoC 設計の配線容量抽出において，CMP 平坦化を補助するために挿入するフローティング・ダミー・メタル・フィルの配線容量への影響をうまく処理する実用的な方法を提示する．その方法は，電界理論に基づいてダミー・メタル層の厚みを縮退することによって実現される．配線寄生容量，信号遅延，クロストークへの影響も明確にする．さらに，層間ダミー・メタルの方が結合容量のインパクトに関わる層内ダミー・メタルよりも重要であることを示す．ダミー・メタル・フィルが無視されたなら，その容量抽出の誤差は 30%以上に成り得る．提案する方法は現実的な配線ジオメトリの解析において，最大誤差で約 10%以内であった．また 90nm テスト・チップの測定結果と提案方法との比較の結果，誤差は 8%以内であった．さらに近年の SoC 設計において，平坦化のために挿入されるフローティング・ダミー・メタルは，配線容量の増加と膨大なフィル数のために，深刻な問題となってきている．そこで，配線容量とダミー・メタル数を削減する新しい方法も提案する．その主要なテクニックは，以下の 3つの新しいフィリングの方法である．1 つ目は改良したフローティング正方形のフィル，2 つ目はフローティング平行配線，3 つ目はフローティング直角配線のダミー・フィリングで，それぞれ信号線の上下のダミー・メタル間のスペーシングを取ることも提案する．さまざまな観点から提案手法を検証した．実験結果から，従来の規則的な正方形ダミーの方法による配線容量の増分が 13.1%の時に，提案する改良された正方形ダミーの方法は 2.4%，拡張した平行配線の方法は 2.7%，直角配線の方法は 1%の増分に削減できる．さらに，平行配線を使った方法は従来法に比べ，ダミー・メタルの数を 2 桁以上削減できる．  第 6 章では，本論文をまとめ，本研究により得られた成果を総括する．

Studies on physical interconnect technologies in advanced SoC designs

制度:新 ; 文部省報告番号:甲1992号 ; 学位の種類:博士(工学) ; 授与年月日:2005/3/15 ; 早大学位記番号:新3922textthesi

Kurokawa, Atsushi

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黒川, 敦

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先端SoC設計における物理配線技術に関する研究

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Studies on physical interconnect technologies in advanced SoC designs

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