En el presente trabajo se expone el diagrama en bloque de un diseño electrónico que permite emular el funcionamiento de un estimulador coclear o comúnmente conocido como implante coclear con fines investigativos. Dado a la versatilidad de su diseño permite emular y probar en tiempo real múltiples estrategias de estimulación coclear, tanto las actualmente conocidas (CIS, etc.) como cualquier variante nueva

Cano Ortiz, Sergio Daniel

Garcerán Hernández, Vicente Javier

Martínez Rams, Ernesto Arturo

Spanish

Repositorio Digital de la Universidad Politécnica de Cartagena

Universidad Politécnica de CartagenaE.T.S. de Ingenieŕıa de TelecomunicaciónEspacio-Tele@o n01 (2010)Revista de la ETSIT-UPCTEstimulador Coclear: Prototipo de evaluación y emulaciónErnesto Arturo Mart́ınez Rams1, Sergio Daniel Cano Ortiz1y Vicente Garcerán Hernández21. Universidad de Oriente, Santiago de Cuba.2. Departamento de Electrónica, Tecnoloǵıa de Computadoras y Proyectos.Universidad Politécnica de Cartagena.eamr@fie.uo.edu.cu; scano@fie.uo.edu.cu; vicente.garceran@upct.esResumenEn el presente trabajo se expone el diagrama en bloque de un diseñoelectrónico que permite emular el funcionamiento de un estimuladorcoclear o comúnmente conocido como implante coclear con finesinvestigativos. Dado a la versatilidad de su diseño permite emular y probaren tiempo real múltiples estrategias de estimulación coclear, tanto lasactualmente conocidas (CIS, etc.) como cualquier variante nueva.Proyecto/Grupo de investigación: Diseño electrónico y técnicas detratamiento de señales.Ĺıneas de investigación: Implantes Cocleares; Estimulador Coclear.1. IntroducciónLos implantes cocleares [1-6] son dispositivos electrónicos introducidos enel óıdo interno, por medio de los cuales algunas personas totalmente sordaspueden lograr la audición, Figura 1, izquierda [2-4]. Procesan la señal en elrango audible del ser humano y, de acuerdo a la teoŕıa tonotópica [1], [6-10],estimulan la cóclea para producir la audición. Este trabajo tiene como objetivoel desarrollo de un prototipo de implante coclear con caracteŕısticas versátilesque permita emular nuevas variantes de estimulación coclear, aśı como las yaconocidas, permitiendo probar la factibilidad de la implementación de nuevas6162 E. A. Mart́ınez, S. D. Cano, V. GarceránFigura 1: Izquierda: Esquema simplificado en bloques de un implante coclear, a)Dispositivo externo compuesto por procesador del habla y el circuito de antena,b) Dispositivo implantable constituido por la antena, el implante propiamentedicho, y la matriz de electrodos. Derecha: Esquema general del diseño propuesto.estrategias que demanden un mayor número de cálculos a un DSP (ProcesadorDigital de Señales) en tiempo real y que a su vez estas mejoren la calidad de laaudición del implantado. La Figura 2 muestra el diagrama general en bloquesdel diseño desarrollado. El procesador del habla constituido por una tarjeta conun DSP, y acoplado con la maqueta prototipo de implante a través de un puertoserie.El procesador del habla de la Figura 2 lo constituye una tarjeta de evaluaciónDSK (Digital Starter Kit) la cual posee un DSP de la serie TMS320C6711 deTexas Instruments perteneciente a la familia del C6000, y acoplado con la ma-queta prototipo de implante a través del puerto de bus serie multicanal (McBSP)[11-16].El DSP TMS320C6711 de aritmética flotante, es capaz de ejecutar 1,200 mil-lones de operaciones en punto flotante por segundo, por lo que por su alta po-tencialidad y velocidad permite el desarrollo de las funciones del procesador delhabla para implantes cocleares, admitiendo las actuales estrategias y cualquierotra nueva que demande más velocidad que las actuales.La Figura 2 (superior) muestra el diagrama en bloques de las señales decomunicación entre el procesador y el prototipo de implante. La Figura 4muestra una descripción de las señales empleadas en la comunicación serie. DRes la señal o trama de datos a transmitir y porta información correspondienteal nivel de estimulación por electrodo del implante, CLK es la señal de relojgenerada por el procesador del habla y enviada al implante para que los procesostrabajen de forma sincrónica en conjunto con la señal FSYNC que completa elproceso de sincrońıa, indicándole al implante el inicio y fin de cada trama dedatos.Estimulador Coclear 63Figura 2: Superior: Diagrama en bloques de las señales de comunicación através del puerto serie sincrónico. Inferior: Señales de la comunicación serie.La estructura de la trama de datos de DR es: C2C1C0 los bits para la seleccióndel conversor digital analógico (DAC); W es un bit reservado (0h); A1A0 es ladirección del registro interno del DAC empleado; XX son dos bits opcionales(cualquier valor); B11...B0 constituye el código de conversión.2. Prototipo de implante coclearLa tarjeta que emula el implante coclear fue diseñada con circuitos integra-dos de tecnoloǵıa CMOS de alta velocidad y de montaje superficial, permitiendomanejar señales digitales de alta razón de bits. La tarjeta prototipo de implantecoclear posee 8 salidas analógicas con entrada por puerto serie. Cada salidatiene una resolución de 12 bits, permitiendo actualizar las respectivas salidasde forma secuencial. Los datos provenientes del procesador del habla son dirigi-dos a sus respectivas salidas analógicas, para obtener la estimulación cocleardeseada. El diseño permite obtener 8 canales de salidas analógicas y actual-izadas de forma secuencial, logrando 1 canal de 64kHz, o 2 canales de 32kHz,ó 4 canales de 16kHz, ó 8 canales de 4kHz. Indistintamente se pueden emplearvalores de frecuencia de salida siempre y cuando la∑8n=1 fcanal (n) = 64kHzsiendo 64kHz el máximo valor que se puede obtener a la salida. La tarjeta emu-ladora del implante se divide en dos partes: bloque McBSP/Control, y el bloquede conversión. La Figura 5 muestra las señales de entrada y salida de cada unode estos bloques.Al bloque McBSP/Control le llega la señal de reloj CLKX proveniente del proce-sador de habla, junto con la señal de sincronismo FSX y la trama de datos DX.64 E. A. Mart́ınez, S. D. Cano, V. GarceránFigura 3: Diagrama en bloques del implante coclear.El mismo decodifica la trama de datos recibida y actúa sobre las señales de con-trol RESET , CSn, LOADDAC, LOADREG, además de los bits A1A0 y losdatos B11. . . B0, que se entregan al bloque conversor seleccionado que contienelos conversores digitales analógicos.Los datos provenientes de la trama de recepción (Figura 4) se descompo-nen en dos partes: bits de control o direcciones (C2C1C0WA1A0XX) y los bits(B11. . . B0) correspondientes al voltaje de la correspondiente salida analógica deestimulación coclear, indicada por los bits de direccionamiento.La Figura 4 muestra la lógica de control del bloque McBSP/Control. Estedeja pasar directamente la señal DX recibida a la entrada de los bloquesconversores, pero en este último solo serán procesados los últimos 16 bits dela trama (A1A0XXB11...B0). La señal del reloj (CLKX) se lleva a un contadorque junto con la señal de sincronismo FSYNC deja pasar solo 4 pulsos del relojal registro de desplazamiento aśı como los bits de control (C2C1C0W) que luegose presentarán de forma paralelo al decodificador de direcciones, generando esteúltimo las señales de “chip select” (CS) o RESET , ver tabla 1. La señal deRESET , automáticamente reinicia todos los DAC del implante. La señal CS1 yCS2 selecciona al primer o al segundo bloque conversor respectivamente. Los bitsA1A0 seleccionan la correspondiente salida analógica (A-D) dentro del bloqueseleccionado (figuras 3, 4, 5 y tabla 2).La trama de datos de 16 bits de conversión (dirección de registro interno A1A0,más los bits XX no usados, y el código de conversión B11... B0) llegan enforma serie al mismo tiempo a los dos bloques conversores, pero el dato soloserá procesado por el bloque conversor seleccionado por la señal CSn. El bloqueconversor se representa en la Figura 5.Estimulador Coclear 65Figura 4: Lógica de control del bloque McBSP/Control.Figura 5: Diagrama del bloque conversor DAC, formado por: un registrode desplazamiento serie/paralelo común para los cuatros canales del bloqueconversor, más 2 registros por canal, registro de entrada y registro DACrespectivamente. La señal LOADREG controla al registro de entrada, y laseñal LOADDACmaneja al registro DAC.66 E. A. Mart́ınez, S. D. Cano, V. GarceránOtro dato de interés es que el diseño permite obtener tanto señales de salidabipolares como unipolares. La tabla 1 refleja el tipo de salida analógica que sepuede obtener (unipolar o bipolar) de acuerdo al código recibido (B11...B0) parala conversión digital/analógica y el voltaje de referencia empleado (VREFL yVREFH).Bits decontrolChip Select (CS)“0”: activado; “1”: no activadoC2 C1 C0 CS7. . . CS3 CS2 CS1 RESET0 0 0 1 1 1 00 0 1 1 1 0 10 1 0 1 0 1 10 1 1reservados 1 1 11 X XCuadro 1: Selección del bloque conversorBits decontrolSalida Analógica“1”: actualizada; “0”: no actualizadaA1 A0 D C B A0 0 0 0 0 10 1 0 0 1 01 0 0 1 0 01 1 1 0 0 0Cuadro 2: Bits de control de la tarjeta prototipo de implante coclear.Debido al negativo efecto de la interacción entre canales adyacentes de es-timulación [1], [6], [10], se escogió para la implementación la variante de estim-ulación secuencial, la cual en el presente diseño se logra manteniendo la señalLOADDAC en el nivel lógico alto para que los datos pasen directamente desdeel registro serie/paralelo al registro DAC, e instantáneamente tener a la salidael voltaje analógico equivalente al dato presente en el registro DAC.La Figura 6 (superior) muestra el cronograma de las señales de controldel estimulador coclear. La Figura 6 (inferior) muestra la simulación de lasseñales de control con el simulador ORCAD/PSPICE a la velocidad de trabajodel implante. La Figura 7 muestra el cronograma de las señales de salida deestimulación coclear en un único eje de tiempo. Cada pulso corresponde a laestimulación de un determinado punto de la cóclea. Como se aprecia se lograla estimulación secuencial de cada electrodo de la cóclea, y es la forma deestimulación que mejores resultados ha dado con respecto a la estimulacióninstantánea de todos los electrodos [1], [10], por las interferencias entre canalesque genera esta última.Estimulador Coclear 67TipodesalidaRegistrode en-tradaVREFL VREFH VoltajeanalógicoBipolar0x000h- +- VREFL0x800h 0V0xFFFh + VREFHUnipolar0x000h0V +/-0V0x800h +/-VREFH/20xFFFh +/-VREFHCuadro 3: Niveles de salida del prototipo de implante coclear.Figura 6: Superior: Cronograma de las señales de control del estimulador coclear.(A) DX ; (B) CLKX ; (C) CLK DAC ; (D) FSYNC o LOADREG ; (E) CS1Inferior: Simulación de las señales de control.Figura 7: Cronograma de las señales de salida de estimulación coclear68 E. A. Mart́ınez, S. D. Cano, V. GarceránDel cronograma presentado en la Figura 7 se obtiene:tp = tH + tL, Tstim =1Fstim= N · 3 · tH ,tH =TstimN · 3 , tCLK =1FCLK=tHNbits.tH y tL son los tiempos en el nivel alto y bajo del pulso de estimulaciónrespectivamente. En el diseño realizado se tomó como criterio a tH igual atL;tP es el tiempo de duración del pulso bifásico; Tstim es el peŕıodo de la señal deestimulación por electrodo; Fstim es la frecuencia de estimulación por electrodo;tCLK y FCLK son el peŕıodo y frecuencia del reloj de transmisión serie (señalCLK); N es el número de canales activos a estimular; Nbits es el número de bitsde la trama a transmitir.3. ResultadosEl presente diseño fue probado con muy buenos resultados, para una frecuen-cia de estimulación por canal de 4kHz (Fstim), para un peŕıodo de 0.25ms porcanal (Tstim), y 8 canales activos (N), tramas de transmisión de 20bits (Nbits);duración de los pulsos en nivel alto (tH) o bajo (tL) de 10.417µs, dando comoresultado finalmente el empleo de un reloj de transmisión de 1.92MHz (FCLK),para un peŕıodo de 0.521µs (tCLK).Una de sus caracteŕısticas más importantes es que permite acoplarse acualquier DSP desarrollado por la firma de la Texas Instruments por su conec-tividad a través del puerto McBSP. El implante prototipo posee 8 salidasanalógicas para lo cual emplea conversores digitales analógicos de alta veloci-dad y con una resolución de 12 bits cada uno, para una relación señal a ruidomáxima de 72dB. Cada salida analógica equivale a una zona de generación deest́ımulos eléctricos a enviar al cerebro. La versatilidad del diseño consiste en quea pesar del reducido número de salidas, permite emular: estimulación secuencial(8 salidas multiplexadas en tiempo); razón de estimulación igual o diferente porcanal; estimulación bifásica y monofásica.La Figura 8 (izquierda) muestra una fotograf́ıa del Estimulador CoclearPrototipo de Evaluación formado por el procesador del habla y la tarjeta queemula la función mecánico-eléctrica de la cóclea, acopladas a través de puertoserie sincrónico McBSP. La Figura 8 (derecha) muestra el osciloscopio analógicodigital HM407-2 de HAMEG-Instruments utilizado para efectuar las medicionesde las señales de salida, aśı como los parámetros de tiempos y frecuencias de lasseñales, (en su pantalla muestran 2 canales de salida de la tarjeta).Para la comprobación del diseño del hardware y la realización del PCB de latarjeta se empleó el software CADENCE PSD 14.2. Para la programación delEstimulador Coclear 69Figura 8: Izquierda: Tarjeta emuladora de estimulación coclear acoplada al DSKTMS320C6711. Derecha: Visualización de dos canales de salida de la tarjeta.Procesador del habla se empleó el Code Composer Studio (CCS) versión 2.0 delTMS320C6711.4. ConclusionesCon el presente trabajo se logró implementar un estimulador coclear pro-totipo para fines investigativos. En este el procesador del habla realiza las fun-ciones del óıdo interno implementando las funciones de la membrana basilar dela cóclea, más los mecanismos de compresión de la señal como lo hace un óıdonormal.Como se expone en el trabajo, la versatilidad del diseño consiste en quepermite emular y probar diferentes estrategias de estimulación coclear tanto lasactualmente conocidas como cualquier otra variante que se pretenda emular entiempo real. Permitiendo el diseño emular en tiempo real estimulación secuen-cial (8 salidas multiplexadas en tiempo), más permite estimulación bifásica ymonofásica como los implantes de las firmas MEDEL, Cochlear Corporation yNucleus, pero el diseño permite además como una caracteŕıstica novedosa es-timulación con igual o desigual razón de estimulación por canal, permitiendoimplementar estimulación con multiresolución.El presente diseño fue probado con muy buenos resultados en tiempo realestimulando 8 electrodos de forma secuencial a una frecuencia de estimulación de4kHz (0.25ms de peŕıodo) por canal, lo cual permite una buena representaciónespectral de la señal de voz filtrada por la membrana coclear. Puede lograrpulsos bifásicos por canal de duración como mı́nimo de 20.833µs, 10.417µs deduración del pulso en nivel alto y bajo.70 E. A. Mart́ınez, S. D. Cano, V. Garcerán5. AgradecimientosAgradecemos la colaboración brindada por el Departamento de Electrónica,Tecnoloǵıa de Computadoras y Proyectos de la Universidad Politécnica deCartagena de España, y a la Agencia Española de Cooperación Internacional(AECI).Referencias[1] Advanced Bionics Corporation, CLARION TM. Multi Strategy Cochlear Implant.Version 2.0. 12740 San Fernando Road Sylmar, California 91342-3728: 1996.[2] Advanced Bionics Corporation. http://www.cochlear.com/Spanish/.[3] MED-EL. http://www.medel.com/LANG/SPA/.[4] Nucleus. http://www.cochlear.com/spanish/.[5] Philip Loizou, ”Introduction to cochlear implants”, IEEE Engineering in Medicine andBiology Magazine, vol. 18, no. 1, pp. 1-36, 1999.[6] Philip Loizou, ”Signal Processing for Cochlear Prosthesis: A Tutorial Review”,Proceedings of the 40th Midwest Symposium on Circuits and Systems (IEEEMWSCAS’97), vol. 2, no. 1, pp. 200-204, 1997.[7] Michael S.Landy. Course of Perception.[8] Hearing and Balance. WEB . 22-3-1996.[9] Fundamentals of Hearing & Speech Science.[10] Loizou, P. C., ”Signal processing for cochlear prosthesis: a tutorial review”, Proceedingsof the 40th Midwest Symposium on Circuits and Systems (IEEE MWSCAS’97), vol. 2,no. 1, pp. 881-885, 1998.[11] Texas Instruments. Using the TMS320C6x McBSP as a High Speed CommunicationPort. SPRA455. 1998.[12] Texas Instruments. TMS320C6000 McBSP: AC’97 Codec Interface (TLC320AD90).SPRA528. 1999.[13] Texas Instruments. TMS320C6000 Peripherals Reference Guide. SPRU190D. 2001.[14] Texas Instruments. TMS320C6000 DSP. Multichannel Buffered Serial Port (MCBSP).Reference Guide. SPRU580A. 2003.[15] Texas Instruments. TMS320C6000 DSP. Multichannel Buffered Serial Port (MCBSP).Reference Guide. SPRU580B. 2003.[16] Texas Instruments. TMS320VC5501/5502/5509/5510 DSP. Multichannel Buffered SerialPort (MCBSP). Reference Guide. SPRU592A. 2002.

Estimulador Coclear: Prototipo de evaluación y emulación

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