Conception en vue de Test pour l'Architecture d'un Réseau sur Puce Asynchrone

Abstract

Journées Nationales du Réseau Doctoral en MicroélectroniqueA cause de la complexit´e de beaucoup d'applications et de l'int´egration, les concepteurs embarquent de plus en plus de ressources de calcul (i.e., IPs) dans un syst`eme sur puce. Cependant, ceci rend le test de fabrication de ces syst`emes plus difficile, notamment pour les syst`emes sur puce `a base de r´eseaux sur puce asynchrone. L'objectif de cet article est de proposer d'une architecture DFT (“Design for Test”) innovante pour ces syst`emes sur puce. Cette architecture est modulaire, g´en´erique, dimensionnable, configurable. Elle est mise en oeuvre en logique asynchrone pour bien s'adapter `a la plateforme GALS (Globalement Asynchrone, Localement Synchrone). Quelques premiers r´esultats et conclusions seront pr´esent´es