STACKED CHIP PACKAGE HAVING PATTERN FOR PREVENTING SIGNAL INTERFERENCE, MANUFACTURING METHOD THEREOF, SEMICONDUCTOR MODULE INCLUDING THE STACKED CHIP PACKAGE AND MANUFACTURING METHOD THEREOF

Abstract

적층 칩 패키지는 제1 반도체 칩 및 제2 반도체 칩을 포함한다. 제1 반도체 칩은 복수의 제1 소자들을 포함하는 제1 반도체 다이 및 제1 반도체 다이의 상면에 형성되는 제1 배선층을 구비한다. 제2 반도체 칩은 복수의 제2 소자들을 포함하는 제2 반도체 다이, 제2 반도체 다이를 관통하는 복수의 TSV들, 제2 반도체 다이의 상면에 형성되는 제2 배선층, 및 제2 반도체 다이의 하면에 형성되는 제3 배선층을 구비하고, 제1 반도체 칩 상에 적층된다. 제3 배선층은 메시(mesh) 형태로 형성되어 제1 반도체 칩과 제2 반도체 칩 사이의 신호 간섭을 방지하는 신호 간섭 방지 패턴을 포함한다