National audienceCes travaux s'inscrivent dans le contexte de la radio logicielle et proposent une alternative basée sur la technologie FPGA offrant un bon compromis entre la consommation d'énergie et la flexibilité. Nous proposons ainsi un flot de conception innovant, alliant architecture matérielle et langage de description haut-niveau. Ce flot comprend un langage de description spécifique des formes d'ondes pour les systèmes de communication et la synthèse matérielle automatique utilisant des outils de synthèse de haut-niveau. La description haut-niveau est valid'ee sur une plateforme FPGA. Des résultats de synthèse d'une forme d'onde IEEE 802.15.4 sont donnés pour différents langages de description (C, VHDL)

Gautier, Matthieu

Ouedraogo, Ganda Stephane

Sentieys, Olivier

HAL-CentraleSupelec

Vers un language spécialisé pour la radio logicielle sur FPGA

HAL-Rennes 1

Vers un language spe´cialise´ pour la radio logicielle surFPGAGanda Stephane Ouedraogo, Matthieu Gautier, Olivier SentieysTo cite this version:Ganda Stephane Ouedraogo, Matthieu Gautier, Olivier Sentieys. Vers un language spe´cialise´pour la radio logicielle sur FPGA. Colloque national du GDR SoC-SiP, Jun 2013, Lyon, France.pp.2, 2013. <hal-00922785>HAL Id: hal-00922785https://hal.archives-ouvertes.fr/hal-00922785Submitted on 30 Dec 2013HAL is a multi-disciplinary open accessarchive for the deposit and dissemination of sci-entific research documents, whether they are pub-lished or not. The documents may come fromteaching and research institutions in France orabroad, or from public or private research centers.L’archive ouverte pluridisciplinaire HAL, estdestine´e au de´poˆt et a` la diffusion de documentsscientifiques de niveau recherche, publie´s ou non,e´manant des e´tablissements d’enseignement et derecherche franc¸ais ou e´trangers, des laboratoirespublics ou prive´s.Vers un language spe´cialise´pour la radio logicielle sur FPGAGanda Ste´phane Ouedraogo, Matthieu Gautier and Olivier SentieysIRISA, INRIA, University of Rennes, Franceganda-stephane.ouedraogo@irisa.fr, matthieu.gautier@irisa.fr, olivier.sentieys@irisa.frAbstract—Ces travaux s’inscrivent dans le contexte de la radiologicielle et proposent une alternative base´e sur la technolo-gie FPGA offrant un bon compromis entre la consommationd’e´nergie et la flexibilite´. Nous proposons ainsi un flot deconception innovant, alliant architecture mate´rielle et langagede description haut-niveau. Ce flot comprend un langage dedescription spe´cifique des formes d’ondes pour les syste`mes decommunication et la synthe`se mate´rielle automatique utilisantdes outils de synthe`se de haut-niveau. La description haut-niveauest valide´e sur une plateforme FPGA. Des re´sultats de synthe`sed’une forme d’onde IEEE 802.15.4 sont donne´s pour diffe´rentslangages de description (C, VHDL).I. INTRODUCTIONLa technologie radio logicielle est un concept propose´ parJoseph Mitola comme support mate´riel a` la radio cognitive :une radio intelligente qui peut s’adapter a` l’environnement [1].Le principe de la radio logicielle est la reconfiguration dyna-mique de l’architecture en bande de base par le biais d’unou plusieurs processeurs hoˆtes. Elle offre ainsi la possibilite´de changer le sche´ma de codage, de modulation, de bandepassante et de technique d’acce`s au canal sans modifierdirectement le mate´riel [2]. Si la radio logicielle offre unenouvelle infrastructure d’expe´rimentation des communicationssans fil et mobile, les solutions base´es sur des processeurspre´sentent des limites en termes de temps de reconfigurationou de consommation en e´nergie [4].Une alternative a` cette radio uniquement logicielle est lede´veloppement d’une radio logicielle sur des architecturesreconfigurables de type FPGA. L’utilisation de FPGA offre destemps de reconfiguration de l’ordre de la micro-seconde graˆceaux techniques de reconfiguration partielle et re´duit de fac¸onsignificative la consommation d’e´nergie comparativement auxsolutions purement logicielles mises en œuvre sur des cœurs decalcul de type processeur. Dans cet article, nous e´tudions uneradio logicielle sur une architecture reconfigurable permettantd’atteindre l’objectif d’une couche physique flexible et faibleconsommation.Les deux cle´s fondamentales pour atteindre cet objectif sont[3] une me´thodologie de de´veloppement spe´cifique permet-tant la flexibilite´ des spe´cifications de haut niveau et unearchitecture modulaire permettant le de´ploiement de diversesformes d’onde. On se propose a` travers nos travaux d’outillerla communaute´ radio logicielle d’un flot de conception base´sur un langage de´die´ combine´ a` la synthe`se de haut niveau.II. DESCRIPTION DU FLOT DE CONCEPTIONL’approche de conception propose´e dans ces travaux estillustre´e par la Figure 1. L’ide´e de base est de s’appuyer surun langage de description spe´cifique DSL (Domain SpecificLanguage) afin de ge´ne´rer des formes d’ondes varie´es (Wa-veform design) et de les inte´grer (Platform integration) surune plateforme mate´rielle. Le langage reposera sur une bi-bliothe`que d’IP (Intellectual Properties) de traitement du signalet permettra de ge´ne´rer diffe´rentes architectures relatives a` desstandards de te´le´communications. Un DSL est un langage quia` travers son expressivite´ ou sa syntaxe demeure spe´cifiquea` un domaine d’application [5]. C’est un outil qui simplifiela description de l’application et qui est peu utilise´ dans ledomaine des te´le´communications.Dans ce contexte, la de´finition d’un DSL peut se montrerutile a` la description mate´rielle d’une application radio lo-gicielle en ce sens qu’il permettra d’inse´rer a` plus hautniveau des informations relatives a` celle-ci. Ces informa-tions ambitionnent de couvrir un panel assez large allantde l’ensemble des fre´quences de fonctionnement dans le casdes syste`mes multi-cadences aux informations propres a` laplateforme d’exe´cution.III. PRE´SENTATION DU LANGAGE DE DESCRIPTIONCe langage ainsi de´crit aura pour taˆche principale d’assem-bler ces diffe´rentes IP (ou block) en ge´ne´rant une logique    HLS tools Waveform design Domain‐speciﬁc language RTL merging Third‐party blocks Library block 1   block 2   block N‐1  .cpp .vhd Waveform descripDon language Global controller .dsl block N  block loading   .dsl block loading   .dsl block loading   .dsl block loading   .vhd .vhd  .cpp .cpp HLS tools .cpp .vhd Controller design PlaHorm integraDon To FPGA Bitstream generaDon .vhd  .vhd .vhd .vhd .bit Fig. 1. Flot de conception de la radio logicielle sur FPGA.Fig. 2. Structure d’interconnections et de controˆle des IP.Fig. 3. Structure de la trame 802.15.4 et type de champs associe´s.de controˆle ainsi qu’une infrastructure de communicationade´quate. L’origine de ces blocs de base se veut diverse. Lede´veloppement re´cent ainsi que la mise sur le marche´ d’outilsde synthe`se de haut niveau (HLS tools) permet de conside´rerdans notre approche des IP de´crites en C/C++ ou SystemC,langages pre´sentant une certaine abstraction en comparaisonau VHDL ou au Verilog de´die´s a` l’architecture mate´rielle. Lecaracte`re he´te´roge`ne ainsi confe´re´ a` la bibliothe`que en cours dede´veloppement vise a` e´largir le spectre de couches physiquesmais aussi a` be´ne´ficier de travaux ante´rieurs.Une des e´tapes essentielles de ce flot de conception estla phase d’assemblage des blocs de base au cours de la-quelle s’ope`re l’interconnexion des diffe´rents blocs issus dela bibliothe`que dans le but de produire la forme d’ondesouhaite´e. Cette e´tape est illustre´e dans la Figure 1 commeRTL merging. Il y est question de s’assurer de la cohe´rencedes types de donne´es a` l’entre´e et a` la sortie de chaquebloc et de fournir entre autres la structure d’interconnexion(cf. Figure 2) selon que certaines contraintes de de´bits et/oude latences soient prises en conside´ration. On peut de`s lorsde´gager diffe´rents profils d’interconnexion qui vont du simplebus de donne´es a` la me´moire RAM en passant par des FIFO.Cette e´tape s’accompagne en plus de la ge´ne´ration d’unelogique de controˆle bidirectionnelle dont la taˆche est de fourniret recevoir un ensemble de signaux (enable, clock, etc) utileau se´quencement de ces blocs. Il incombera au compilateurdu DSL d’exe´cuter correctement cette taˆche.Un premier niveau de description du DSL est la spe´cificationde la structure de la trame de donne´es. Cette approche consistea` scinder la trame en plusieurs champs de deux types quenous qualifierons de champs constants et champs variablesrespectivement fieldC et fieldV. Cette structuration a pourobjectif une allocation ade´quate des ressources mate´rielles enfonction du type de champs. La trame est ensuite construitepar multiplexage temporel de cet ensemble de champs.IV. VALIDATION SUR LA NORME IEEE 802.15.4Les e´tapes de notre e´tude sont valide´es sur la couchephysique IEEE 802.15.4 d’un e´metteur Zigbee. La premie`rephase de validation est la description de la structure de la trameavec le DSL, tandis que la deuxie`me sert a` tester l’approchede synthe`se de haut niveau sur une plateforme mate´rielle.Le premier niveau de description du DSL est donc laEmetteur Re´cepteurSlices FF LUT Slices FF LUTHC-VHDL 35 134 86 3668 4292 10945HLS-VHDL 76 188 202 590 1200 1595TABLE IESTIMATION DES RESSOURCES DE L’E´METTEUR-RE´CEPTEUR 802.15.4 .spe´cification de la structure d’une trame. La trame IEEE802.15.4 est pre´sente´e sur la Figure 3. Dans cette trame, lechamp SHR compose´ du pre´ambule et du SFD est constant(de type fieldC). Le pre´ambule posse`de une structure re´pe´titive(compose´ de huit symboles 0) . Les champs PHR et PSDUsont des champs variables (de type fieldV) dont les donne´esseront issues de blocs de traitement du signal. Le DSL propose´exploite ces diffe´rentes caracte´ristiques afin d’optimiser lastructuration de la trame en sauvegardant les donne´es deschamps constants dans des me´moires, donne´es qui seront en-suite multiplexe´es en temps aux donne´es des champs variablesissues de blocs de traitement.Nos travaux ont ensuite e´te´ valide´s sur une plateformeexpe´rimentale. Il s’agit d’une carte Nutaq e´quipe´e d’un FPGAde type Virtex 6 et d’un front-end RF agile en fre´quence etlarge bande. Afin de de´montrer la faisabilite´ de notre de´marcheet de de´finir les types d’interconnexions dans le DSL, nousavons dans un premier temps de´veloppe´ en C++ et synthe´tise´inde´pendamment les diffe´rents blocs de base qui la composepuis nous les avons interconnecte´s manuellement et teste´ surla plateforme. Les flots de conception (HC-VHDL pour Hand-Coded VHDL et HLS-VHDL) ont e´te´ publie´s dans [6]. Desre´sultats de synthe`se sont donne´s dans la Table I.V. CONCLUSIONCette phase applicative a permis de consolider le travailre´alise´ a` ce jour et permet de de´gager diffe´rentes perspectives.Ce DSL permettra comme nous l’avons signale´ plus hautd’assembler des blocs he´te´roge`nes afin d’obtenir des formesd’ondes varie´es. Une e´tape significative de ce projet consisteaussi en l’enrichissement de la bibliothe`que. Ces deux effortssont re´alise´s en paralle`le, permettant ainsi de tenir compte dansle DSL de l’he´te´roge´ne´ite´ de la bibliothe`que.REFERENCES[1] J. Mitola III, Software radios : Survey, critical evaluation andfuture directions, Aerospace and Electronic systems Magazine,IEEE, vol. 8, 1993.[2] A. Di Stefano, G. Fiscelli, and C. Gianconia, An FPGA-BasedSoftware Defined Radio Platform for the 2.4GHz ISM Band, inIEEE Research in Microelectronics and Electronics Ph. D.,vol.12, 2006, pp. 73-76.[3] K. He, L. CrocKett, R. Stewart, Dynamic Reconfiguration Tech-nologies Bases on FPGA in Software Defined Radio System, inProceedings of SRD’11 WInnComm-Europe, 22-24 June 2011[4] Sous la direction de J. Palicot, De la radio logicielle a` la radiointelligente, Institut Te´le´com et LAVOISIER, Paris, 2010[5] M. Fowler with R. Parsons, Domain-Specific Languages, TheAddison-Wisley Signature Series, 2011.[6] V. Bhatnagar, G. S. Ouedraogo, M. Gautier, A. Carer, O.Sentieys, An FPGA Software Defined Radio Platform with HighLevel Synthesis Design Flow, in IEEE International Conferenceon Vehicular Technology (VTC-Spring), June 2013

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HAL Id: hal-00922785https://hal.archives-ouvertes.fr/hal-00922785Submitted on 30 Dec 2013HAL is a multi-disciplinary open accessarchive for the deposit and dissemination of sci-entific research documents, whether they are pub-lished or not. The documents may come fromteaching and research institutions in France orabroad, or from public or private research centers.L’archive ouverte pluridisciplinaire HAL, estdestinée au dépôt et à la diffusion de documentsscientifiques de niveau recherche, publiés ou non,émanant des établissements d’enseignement et derecherche français ou étrangers, des laboratoirespublics ou privés.Vers un language spécialisé pour la radio logicielle surFPGAGanda Stephane Ouedraogo, Matthieu Gautier, Olivier SentieysTo cite this version:Ganda Stephane Ouedraogo, Matthieu Gautier, Olivier Sentieys. Vers un language spécialisé pourla radio logicielle sur FPGA. Colloque national du GDR SoC-SiP, Jun 2013, Lyon, France. pp.2.￿hal-00922785￿Vers un language spécialisépour la radio logicielle sur FPGAGanda Stéphane Ouedraogo, Matthieu Gautier and Olivier SentieysIRISA, INRIA, University of Rennes, Franceganda-stephane.ouedraogo@irisa.fr, matthieu.gautier@irisa.fr, olivier.sentieys@irisa.frAbstract— Ces travaux s’inscrivent dans le contexte de la radiologicielle et proposent une alternative basée sur la technolo-gie FPGA offrant un bon compromis entre la consommationd’énergie et la flexibilité. Nous proposons ainsi un flot deconception innovant, alliant architecture matérielle et langagede description haut-niveau. Ce flot comprend un langage dedescription spécifique des formes d’ondes pour les systèmes decommunication et la synthèse matérielle automatique utilisantdes outils de synthèse de haut-niveau. La description haut-niveauest validée sur une plateforme FPGA. Des résultats de synthèsed’une forme d’onde IEEE 802.15.4 sont donnés pour différentslangages de description (C, VHDL).I. INTRODUCTIONLa technologie radio logicielle est un concept proposé parJoseph Mitola comme support matériel à la radio cognitive :une radio intelligente qui peut s’adapter à l’environnement [1].Le principe de la radio logicielle est la reconfiguration dyna-mique de l’architecture en bande de base par le biais d’unou plusieurs processeurs hôtes. Elle offre ainsi la possibilitéde changer le schéma de codage, de modulation, de bandepassante et de technique d’accès au canal sans modifierdirectement le matériel [2]. Si la radio logicielle offre unenouvelle infrastructure d’expérimentation des communicationssans fil et mobile, les solutions basées sur des processeursprésentent des limites en termes de temps de reconfigurationou de consommation en énergie [4].Une alternative à cette radio uniquement logicielle est ledéveloppement d’une radio logicielle sur des architecturesreconfigurables de type FPGA. L’utilisation de FPGA offre destemps de reconfiguration de l’ordre de la micro-seconde grâceaux techniques de reconfiguration partielle et réduit de façonsignificative la consommation d’énergie comparativement auxsolutions purement logicielles mises en œuvre sur des cœurs decalcul de type processeur. Dans cet article, nous étudions uneradio logicielle sur une architecture reconfigurable permettantd’atteindre l’objectif d’une couche physique flexible et faibleconsommation.Les deux clés fondamentales pour atteindre cet objectif sont[3] une méthodologie de développement spécifique permet-tant la flexibilité des spécifications de haut niveau et unearchitecture modulaire permettant le déploiement de diversesformes d’onde. On se propose à travers nos travaux d’outillerla communauté radio logicielle d’un flot de conception basésur un langage dédié combiné à la synthèse de haut niveau.II. DESCRIPTION DU FLOT DE CONCEPTIONL’approche de conception proposée dans ces travaux estillustrée par la Figure 1. L’idée de base est de s’appuyer surun langage de description spécifique DSL (Domain SpecificLanguage) afin de générer des formes d’ondes variées (Wa-veform design) et de les intégrer (Platform integration) surune plateforme matérielle. Le langage reposera sur une bi-bliothèque d’IP (Intellectual Properties) de traitement du signalet permettra de générer différentes architectures relatives à desstandards de télécommunications. Un DSL est un langage quià travers son expressivité ou sa syntaxe demeure spécifiqueà un domaine d’application [5]. C’est un outil qui simplifiela description de l’application et qui est peu utilisé dans ledomaine des télécommunications.Dans ce contexte, la définition d’un DSL peut se montrerutile à la description matérielle d’une application radio lo-gicielle en ce sens qu’il permettra d’insérer à plus hautniveau des informations relatives à celle-ci. Ces informa-tions ambitionnent de couvrir un panel assez large allantde l’ensemble des fréquences de fonctionnement dans le casdes systèmes multi-cadences aux informations propres à laplateforme d’exécution.III. PRÉSENTATION DU LANGAGE DE DESCRIPTIONCe langage ainsi décrit aura pour tâche principale d’assem-bler ces différentes IP (ou block) en générant une logique    HLS tools Waveform design Domain‐specific language RTL merging Third‐party blocks Library block 1   block 2   block N‐1  .cpp .vhd Waveform descripDon language Global controller .dsl block N  block loading   .dsl block loading   .dsl block loading   .dsl block loading   .vhd .vhd  .cpp .cpp HLS tools .cpp .vhd Controller design PlaHorm integraDon To FPGA Bitstream generaDon .vhd  .vhd .vhd .vhd .bit Fig. 1. Flot de conception de la radio logicielle sur FPGA.Fig. 2. Structure d’interconnections et de contrôle des IP.Fig. 3. Structure de la trame 802.15.4 et type de champs associés.de contrôle ainsi qu’une infrastructure de communicationadéquate. L’origine de ces blocs de base se veut diverse. Ledéveloppement récent ainsi que la mise sur le marché d’outilsde synthèse de haut niveau (HLS tools) permet de considérerdans notre approche des IP décrites en C/C++ ou SystemC,langages présentant une certaine abstraction en comparaisonau VHDL ou au Verilog dédiés à l’architecture matérielle. Lecaractère hétérogène ainsi conféré à la bibliothèque en cours dedéveloppement vise à élargir le spectre de couches physiquesmais aussi à bénéficier de travaux antérieurs.Une des étapes essentielles de ce flot de conception estla phase d’assemblage des blocs de base au cours de la-quelle s’opère l’interconnexion des différents blocs issus dela bibliothèque dans le but de produire la forme d’ondesouhaitée. Cette étape est illustrée dans la Figure 1 commeRTL merging. Il y est question de s’assurer de la cohérencedes types de données à l’entrée et à la sortie de chaquebloc et de fournir entre autres la structure d’interconnexion(cf. Figure 2) selon que certaines contraintes de débits et/oude latences soient prises en considération. On peut dès lorsdégager différents profils d’interconnexion qui vont du simplebus de données à la mémoire RAM en passant par des FIFO.Cette étape s’accompagne en plus de la génération d’unelogique de contrôle bidirectionnelle dont la tâche est de fourniret recevoir un ensemble de signaux (enable, clock, etc) utileau séquencement de ces blocs. Il incombera au compilateurdu DSL d’exécuter correctement cette tâche.Un premier niveau de description du DSL est la spécificationde la structure de la trame de données. Cette approche consisteà scinder la trame en plusieurs champs de deux types quenous qualifierons de champs constants et champs variablesrespectivement fieldC et fieldV. Cette structuration a pourobjectif une allocation adéquate des ressources matérielles enfonction du type de champs. La trame est ensuite construitepar multiplexage temporel de cet ensemble de champs.IV. VALIDATION SUR LA NORME IEEE 802.15.4Les étapes de notre étude sont validées sur la couchephysique IEEE 802.15.4 d’un émetteur Zigbee. La premièrephase de validation est la description de la structure de la trameavec le DSL, tandis que la deuxième sert à tester l’approchede synthèse de haut niveau sur une plateforme matérielle.Le premier niveau de description du DSL est donc laEmetteur RécepteurSlices FF LUT Slices FF LUTHC-VHDL 35 134 86 3668 4292 10945HLS-VHDL 76 188 202 590 1200 1595TABLE IESTIMATION DES RESSOURCES DE L’ÉMETTEUR-RÉCEPTEUR 802.15.4 .spécification de la structure d’une trame. La trame IEEE802.15.4 est présentée sur la Figure 3. Dans cette trame, lechamp SHR composé du préambule et du SFD est constant(de type fieldC). Le préambule possède une structure répétitive(composé de huit symboles 0) . Les champs PHR et PSDUsont des champs variables (de type fieldV) dont les donnéesseront issues de blocs de traitement du signal. Le DSL proposéexploite ces différentes caractéristiques afin d’optimiser lastructuration de la trame en sauvegardant les données deschamps constants dans des mémoires, données qui seront en-suite multiplexées en temps aux données des champs variablesissues de blocs de traitement.Nos travaux ont ensuite été validés sur une plateformeexpérimentale. Il s’agit d’une carte Nutaq équipée d’un FPGAde type Virtex 6 et d’un front-end RF agile en fréquence etlarge bande. Afin de démontrer la faisabilité de notre démarcheet de définir les types d’interconnexions dans le DSL, nousavons dans un premier temps développé en C++ et synthétiséindépendamment les différents blocs de base qui la composepuis nous les avons interconnectés manuellement et testé surla plateforme. Les flots de conception (HC-VHDL pour Hand-Coded VHDL et HLS-VHDL) ont été publiés dans [6]. Desrésultats de synthèse sont donnés dans la Table I.V. CONCLUSIONCette phase applicative a permis de consolider le travailréalisé à ce jour et permet de dégager différentes perspectives.Ce DSL permettra comme nous l’avons signalé plus hautd’assembler des blocs hétérogènes afin d’obtenir des formesd’ondes variées. Une étape significative de ce projet consisteaussi en l’enrichissement de la bibliothèque. Ces deux effortssont réalisés en parallèle, permettant ainsi de tenir compte dansle DSL de l’hétérogénéité de la bibliothèque.REFERENCES[1] J. Mitola III, Software radios : Survey, critical evaluation andfuture directions, Aerospace and Electronic systems Magazine,IEEE, vol. 8, 1993.[2] A. Di Stefano, G. Fiscelli, and C. Gianconia, An FPGA-BasedSoftware Defined Radio Platform for the 2.4GHz ISM Band, inIEEE Research in Microelectronics and Electronics Ph. D.,vol.12, 2006, pp. 73-76.[3] K. He, L. CrocKett, R. Stewart, Dynamic Reconfiguration Tech-nologies Bases on FPGA in Software Defined Radio System, inProceedings of SRD’11 WInnComm-Europe, 22-24 June 2011[4] Sous la direction de J. Palicot, De la radio logicielle à la radiointelligente, Institut Télécom et LAVOISIER, Paris, 2010[5] M. Fowler with R. Parsons, Domain-Specific Languages, TheAddison-Wisley Signature Series, 2011.[6] V. Bhatnagar, G. S. Ouedraogo, M. Gautier, A. Carer, O.Sentieys, An FPGA Software Defined Radio Platform with HighLevel Synthesis Design Flow, in IEEE International Conferenceon Vehicular Technology (VTC-Spring), June 2013

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