首先分析了8PSk的软解调原理,针对最优的对数似然比(llr)运算复杂度较高的特点,选用了相对简化的最大值(MAX)算法作为可编程逻辑门阵列(fgPA)硬件平台实现方案。随后,通过QuArTuS II仿真平台对8PSk软解调器进行了硬件描述语言(VHdl)的设计实现和功能仿真,并通过与ldPC译码模块级联在AlTErA公司的STrATIX II系列fPgA芯片上完成最终测试。通过与MATlAb仿真结果进行比较,验证上述简化8PSk软解调器设计的正确性和可行性。In this paper,the principle of soft-decision demodulation for 8PSK is investigated,and the simplified Maximum(MAX) algorithm,for its low computational complexity,is selected for the implementation of field programmable gate array(FGPA) instead of the optimal Log Likelihood Ratio(LLR) algorithm.The Verilog hardware description language(VHDL) implementations and functional verifications for 8PSK soft demodulator are then carried out on the QUARTUS II platform.Then the final tests in combination with the LDPC decoder are conducted on the Altera Stratix II FPGA platform.By comparing with the MATLAB simulation results,the correctness and feasibility of the simplified 8PSK soft demodulator are verified

林志坚

王京

陈翔

黄联芬

Xiamen University Institutional Repository

 452011 年第 02 期，第 44 卷                          通  信  技  术                           Vol.44，No.02,2011 总第 230 期                                Communications Technology                           No.230,Totally  基于 FPGA 的 8PSK 软解调的研究与实现  林志坚①， 黄联芬①， 陈  翔②， 王  京② （①厦门大学 信息科学与技术学院，福建 厦门 361000；②清华大学 信息技术研究院， 北京 100084）  【摘  要】首先分析了 8PSK 的软解调原理，针对最优的对数似然比（LLR）运算复杂度较高的特点，选用了相对简化的最大值(MAX)算法作为可编程逻辑门阵列（FGPA）硬件平台实现方案。随后，通过 QUARTUS II 仿真平台对 8PSK 软解调器进行了硬件描述语言（VHDL）的设计实现和功能仿真，并通过与 LDPC 译码模块级联在 Altera 公司的 Stratix II 系列 FPGA 芯片上完成最终测试。通过与 MATLAB 仿真结果进行比较，验证上述简化 8PSK 软解调器设计的正确性和可行性。 【关键词】8PSK; 软解调; LLR; MAX 算法; 现场可编程门阵列 【中图分类号】TN914                 【文献标识码】A               【文章编号】1002-0802(2011)02-0045-03  Research and Implementation of Soft-Decision  Demodulation for 8PSK Based on FPGA  LIN Zhi-jian①， HUANG Lian-fen①， CHEN Xiang②， WANG Jing② (①College of Information Science and Technology, Xiamen University, Xiamen Fujian 361000, China;  ②Research Institute of Information Technology, Tsinghua University, Beijing 100084, China)  【Abstract】In this paper, the principle of soft-decision demodulation for 8PSK is investigated, and the simplified Maximum (MAX) algorithm , for its low computational complexity, is selected for the implementation of field programmable gate array (FGPA) instead of the optimal Log Likelihood Ratio(LLR) algorithm. The Verilog hardware description language (VHDL) implementations and functional verifications for 8PSK soft demodulator are then carried out on the QUARTUS II platform. Then the final tests in combination with the LDPC decoder are conducted on the Altera Stratix II FPGA platform. By comparing with the MATLAB simulation results, the correctness and feasibility of the simplified 8PSK soft demodulator are verified. 【Key words】8PSK; soft-decision demodulation; LLR; max algorithm; FPGA  0 引言 随着卫星通信服务业的发展，人们对服务质量的要求越来越高。2003 年，卫星数字视频广播（DVB-S2）系统采用了高效的低密度奇偶校验码（LDPC），提高了大约 30%的带宽效率[1]。众所周知，卫星通信系统中常用 LDPC 与 BCH 级联的前向纠错编码来获得较高的性能，为了达到这种性能要求，接收信号在解调部分需要使用软解调[2]，因此在高阶调制系统（例如 8PSK）中，需要一种合适的，简单易实现的软解调技术来对接收信号进行解映射。在传统的无线通信系统设计中，对数似然比（LLR）算法作为性能最优算法常被用于软判决技术中，然而由于该算法的复杂度过高，涉及到多次对数与指数运算，不适合于硬件实现，因此，很多简化软判算法相继出现[3]。其中最大值（MAX）算法在 LLR 算法的基础上简化了指数和对数运算，其硬件实现复杂度与LLR 相比大大降低，同时相比 LLR 算法性能损失较小。因此，在通信系统硬件设计中，通常选用 MAX 算法作为一种合适的软解调算法对接收信号进行软解调。 这里首先分析了 8PSK 软解调算法的复杂度以及 MAX算法的基本原理，并在 Altera 公司的 Stratix II 系列 FPGA芯片上实现了此软解调硬件模块，同时与 LDPC 译码模块进行了联合验证。通过软硬件验证和分析表明，此设计在运算复杂度、吞吐量、最终误码性能上取得很好的折中。  1 8PSK 软解调原理 8PSK 的调制星座图如图 1 所示，每个符号代表三个比收稿日期：2010-07-09。 作者简介：林志坚（1984-），男，硕士研究生，主要研究方向为无线通信基带信号处理；黄联芬（1963-），女，高级工程师，主要研究方向为无线通信，数字信号处理；陈  翔（1980-），男，助理研究员，主要研究方向为统计信号处理、数字信号处理与无线通信；王  京（1958-），男，教授，主要研究方向为卫星通信，无线与移动通信。  46 特, 式（1）表示经过高斯白噪声信道后接收信号的概率密度函数，式（2）描述了星座图上每个星座点的值， iS 代表该星座图上 1 到 8 个星座点。 012 bbb 图 1 8PSK 调制星座 22| |221 e , 0,1, ,72πir siP iσσ−= = ，                （1） 其中假设 2| |i im r s= − − 。 2 1 0 02 1 0 12 1 0 22 1 0 32 1 0 42 1 0 52 1 0π π000( ) : cos( ) sin( ),4 4001( ) : cos(0) sin(0),010( ) : cos(π) sin(π),π π011( ) : cos( ) sin( ),4 4π π100( ) : cos( ) sin( ),2 2π π101( ) : cos( ) sin( ),4 4110( )b b b S jb b b S jb b b S jb b b S jb b b S jb b b S jb b b= += += += − −= += −62 1 0 7π π: cos( ) sin( ),4 4π π111( ) : cos( ) sin( )2 2S jb b b S j= − += − 。             （2） 其中σ 是高斯白噪声信道的标准差。利用 LLR 算法，软判决如式（3）所示，其中分子上的各项表示此比特为 0的概率之和，分母各项表示此比特为 1 的概率之和。 0 1 2 32 e4 5 6 70 1 4 51 e2 3 6 70 2 4 60 e1 3 5 7( ) log ,( ) log ,( ) logP P P PLLR bP P P PP P P PLLR bP P P PP P P PLLR bP P P P+ + +=+ + ++ + +=+ + ++ + +=+ + +。                （3） 从式（2）和式（3）可以看出，每计算一比特的 LLR，都需要平方、指数和对数运算，因此 LLR 算法具有较高的运算复杂度和较大的资源开销，尤其是硬件实现指数、对数复杂度高，所以 LLR 算法不适合 FPGA 实现。而最大值（MAX）算法能有效避免计算每比特对数似然值的指数和对数运算，其原理如式（4）所示[2]。 e eee eee eelog ( ) log ( (1 ))log ( ) ,( ),log ( ) log ( (1 ))log ( ) ,( ),log ( ) log ( (1 ))log ( ) ,( )a b c a b a c aaa b c b a b c bba b c c a c b cce e e e e ee a a b a ce e e e e ee b b ae e e e e ee a c a b− −− −− −+ + = + + ≈= > >+ + = + + ≈= > >+ + = + + ≈= > >且且b c且c 。        （4）                              由式（3）和式（4）可知，简化以后的 MAX 算法如下式（5）所示，对于式（3）和式（5）可知，LLR 算法在硬件上很难实现指数和对数运算，而 MAX 算法只需要简单的加减运算和少数乘法运算，易于工程硬件实现，因此选取MAX 算法作为硬件实现的最终方案。  2 0 1 2 34 5 6 7 21 0 1 4 52 3 6 7 20 0 2 4 61 3 5 7 2( ) {max( , , , )1max( , , , )} ,2( ) {max( , , , )1max( , , , )} ,2( ) {max( , , , )1max( , , , )}2LLR b m m m mm m m mLLR b m m m mm m m mLLR b m m m mm m m mσσσ= −×= −×= −× 。                （5）  2 算法性能分析 通过 MATLAB 仿真平台，做了如下性能仿真对比分析。由 MATLAB 产生一组随机序列，长度为 10 万个编码块，每个编码块为 4 032 bit，再经过码率为 1/2 的 LDPC 编码模块，通过对应的 8PSK 调制，在 Eb/N0为 4 dB 到 7 dB 的区间内，分别经过 LLR 最优算法、浮点 MAX 算法、定点 MAX 算法算出对数似然比，最后分别经过 LDPC 译码模块，得出误码性能。 表 1 是通过 MATLAB 仿真平台计算出来的每个 Eb/N0所对应的误码率，图 2 是与之相对应的误码率曲线图。由图2 可知，对于 Eb/N0 测试区间为 4 dB 到 7 dB 的任意一个测试点，LLR 最优算法的误码率总比定点 MAX 算法和浮点MAX 算法要小，其中浮点 MAX 算法误码性能居中，定点MAX 算法最差。MAX 算法是通过降低误码性能来换取运算复杂度的降低，其误码性能要比 LLR 最优算法差。与浮点MAX 算法相比，定点 MAX 算法对输入软解调模块的 I、Q两路信号和输出的似然比分别进行了截位和限幅，如图 2 所示，定点 MAX 算法相对于浮点 MAX 算法损失了一定的误码性能。由表可知，定点 MAX 算法在 Eb/N0为 6.64 dB 时，其误码率为 6.5125×10-8,验证了该定点方案能够满足系统设计要求。 表 1 MATLAB 误码率仿真表 算法  (Eb/N0)/dB LLR 最优 算法 浮点 MAX 算法 定点 MAX 算法 4 0.045 1 0.054 6 0.072 6 5 0.018 1 0.037 2 0.043 2 6 0.002 3 0.011 1 0.021 4 6.2 0.000 7 0.001 7 0.013 1 6.4 3.001 3×10-5 3.393 6×10-5 4.213 4×10-56.64 3.312 5×10-8 5.952 4×10-8 6.312 5×10-87 1.132 2×10-9 2.834 5×10-9 4.243 75×10-9 474 4.5 5 5.5 6 6.5 710-1010-5100BEREb/N0-BER曲曲  MAX算算算算算算max 算算算算算算LLR最最算算 (Eb/N0)/dB 图 2 MATLAB 误码率仿真  3 MAX 算法硬件实现 由于硬件实现都是定点运算，所以 MAX 算法的实现是针对定点的 MAX 算法进行硬件设计的。硬件仿真流图如图3 所示，首先利用 MATLAB 产生随机序列，假设每一编码块为 4032 bit，LDPC 编码效率为 1/2 码率，则经过 LDPC 编码后，每一编码块为 8 064 bit，经 8PSK 调制成符号后，每一个编码块被调制成 2 688 个符号，实部虚部分为 I、Q 两路，再叠加信噪比为 SNR 的高斯白噪声，最后把数据文件存储在 RAM 中。在硬件实现上，定点 MAX 软解调模块以一定速率从 RAM 读取数据并进行软解调，软解调输出的对数似然比存储在乒乓 RAM 中，每存满一个编码块就向 LDPC 译码器发出一个读有效信号，LDPC 译码器在接收到该有效信号的下一个时钟周期就开始以一定速率读取整个编码块的对数似然值，接着开始进行 LDPC 译码，最后以一定速率输出最终的译码结果。  图 3 硬件设计仿真 4 硬件设计结果分析 验证一个软解调模块性能的好坏，需要级联译码模块进行仿真综合验证。在硬件设计中，通过在 Stratix II FPGA 硬件平台上级联 MAX 定点算法模块与 LDPC 译码算法模块，然后进行综合布线，最后下载到硬件平台进行测试。 将仿真通过的工程文件使用Chipscope添加观察采样信号，触发信号和待观察信号后重新综合、布局布线生成 bit文件，下载到目标板后用 Chipscope 进行在线测试，通过将输出结果与输入比特流进行比较，验证设计正确性。分析QUARTUS II 综合报告，该设计模块只需加减法器，部分寄存器和 16 个乘法模块，使用资源较少，能满足低复杂度、高吞吐量的设计要求。  5 结语 由于 LLR 算法具有较高的运算复杂度，不易于硬件实现，而经过简化的 MAX 算法由于避免了指数和对数运算，大大降低运算复杂度，只需进行加减法和少数乘法运算，适合于硬件实现。该设计通过 MATLAB 与 VHDL 仿真对照，验证了 MAX 软解调算法硬件设计的准确性，同时将该模块与 LDPC 译码模块级联，在具体的 FPGA 芯片上运行，利用片上分析仪 Chipscope 进一步验证设计的可行性。  参考文献 [1] ZESONG F, LEI W, JINGMING K. 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http://dspace.xmu.edu.cn/bitstream/handle/2288/122717/%e5%9f%ba%e4%ba%8eFPGA%e7%9a%848PSK%e8%bd%af%e8%a7%a3%e8%b0%83%e7%9a%84%e7%a0%94%e7%a9%b6%e4%b8%8e%e5%ae%9e%e7%8e%b0.pdf?sequence=1&isAllowed=y

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