【中文摘要】 设计了四种CMOS“异或”单元电路,通过模拟仿真分析了它们各自的性能特点,并讨论了它们在奇偶检测电路、微处理器系统加法器电路以及单片机全加电路等设计中的不同应用。 
【英文摘要】 The design of four kinds of CMOS XOR circuits is introduced in this paper. Thefeatures of these circuits are analyzed by simulation. The applications of such XOR circuits in theparity check circuit and the addition circuit of microprocessor and SCM are as well discussed

吴孙桃

慈艳柯

纪安妮

郭东辉

Xiamen University Institutional Repository

Semiconductor Technology  Vol. 27No. 8August  2001 211  引言CMOS 集成电路由于工艺技术的进步以及功耗低、稳定性高、抗干扰性强、噪声容限大、可等比例缩小、以及可适应较宽的环境温度和电源电压等一系列优点[1]，成为现在 IC 设计的主流技术。在 C M O S 集成电路设计中，异或电路的设计与应用是非常重要的。IC 设计者可以根据芯片的不同功能和要求采用各种不同结构的异或电路，从而实现电路的最优化设计。本文设计了四种CMOS异或单元电路，利用Candence 公司的icms分别对其进行了模拟仿真。并且，将其作为设计C M O S 低功耗集成电路[ 2 ]的 E D A 库单元组件，应用于奇偶检测电路、单片机和微处理器系统的加法电路设计中。2  异或电路的设计异或电路是算术逻辑单元和比较判别电路中非常重要的单元电路，已经被广泛应用于半加器、全加器、奇偶校验和逻辑比较等电路中。异或电路可以实现逻辑异或关系，输出 Y 与输入 A、B 的逻辑关系表达式为：               BABABAY ⊕=+=                   (1)用 C M O S 静态逻辑电路设计的异或电路功耗低、结构简单可靠、工作速度快，成为大规模集成电路芯片设计中最重要的单元电路之一。2.1  组合逻辑构成的异或电路图 1 是利用组合逻辑关系设计的异或电路，4C M O S 异或电路的设计与应用吴孙桃，慈艳柯，纪安妮，郭东辉（厦门大学物理学系，技术物理研究所，福建 厦门 361005）摘要：设计了四种 C M O S “异或”单元电路，通过模拟仿真分析了它们各自的性能特点，并讨论了它们在奇偶检测电路、微处理器系统加法器电路以及单片机全加电路等设计中的不同应用。关键词：C M O S 异或电路；电路仿真；单元库中图分类号：TN432    文献标识码：A    文章编号：1003-353X(2002)08-0021-04Design and application of CMOS XOR circuitsWU Sun-tao，CI Yan-ke，JI An-ni，GUO Dong-hui(Department of Physics，Institute of Technical Physics，Xiamen University，Xiamen, 361005, China)A b s t r a c t :  The design of four kinds of CMOS XOR circuits is introduced in this paper. Thefeatures of these circuits are analyzed by simulation. The applications of such XOR circuits in theparity check circuit and the addition circuit of microprocessor and SCM are as well discussed.K e y   w o r d s：CMOS XOR circuits；circuit simulation；element library图1  组合逻辑构成的异或电路EDA 技术专栏半导体技术第27卷第8期 二 O O 二年八月22个PMOS管和4个NMOS管构成了异或逻辑关系，输出 Y 与输入 A、B 的逻辑关系表达式为：                 BAABY +=                             (2)化简(2)式可以得到：                   BAY ⊕=                               (3)该电路中 P M O S 、N M O S 管呈现对称状态，PM O S 管组成上拉通路，N M O S 管组成下拉通路。当输入 A 、B 均为低时， BA、 为高，此时 P 3 、P 4 截止，N 1 、N 3 截止而 N 2 、N 4 导通，输出Y 为 G N D （低电平，0 V ）。同理，当输入 A 、B 均为高时，N 1 、N 3 导通，输出仍为 G N D。当输入 A 、B 为 0 、1 或 1 、0 时，P 1 、P 4 或 P 2 、P 3 导通，N 1 、N 2 或 N 3 、N 4 截止，输出为 VD D（高电平）。由于 C M O S 对管总是一管导通而另一管截止，因此该电路中不存在静态直流导通电流，基本没有静态功耗[ 3 ]。利用Cadence公司的icms对该电路进行模拟仿真[ 4 ]，取特征线宽为1 µm，P M O S 管沟道的宽长比 W/L 为 4µm/2µm，NMOS 管的 W/L 为 2µm/1µm，并分别调用Cadence基本库中简单模型pmos 24和nmos 24，信号的阶跃响应时间为0.1ns。由于P M O S 和 N M O S 的上拉和下拉操作，通过瞬态分析可以得到图5(a)所示的波形。输出端 Y的高、低电平分别为 VD D和 G N D 。当输入端 A 、B 的信号同时发生变化时，产生过渡干扰脉冲，如果 VD D取值为 +5V，则该脉冲干扰最大达 +3. 3 V。2.2  利用传输门构成的异或电路利用2个传输门和2个非门设计的一种异或电路，如图 2 所示。输入端 B 的信号用来控制传输门的开通与截止。当 B 端信号为高时，传输门 II开通，而 I 截止，输入端 A 的信号传送到输出端Y ；反之，则传输门 I 开通，I I 截止，Y = A 。模拟仿真时，先取非门中 P M O S 管的 W / L 为2µm /1µm，NMOS 管的 W/L 为 1µm /1µm，传输门中的 PMOS、NMOS 管的 W / L 均为 1µm  / 1µm，对该电路进行瞬态分析。然后增大 1 倍 PMOS 管、N M O S 管的 W / L，增强了管子的驱动能力，改善了 Y 端的输出波形。通过模拟仿真，最后确定了实际电路中非门的P M O S、N M O S 管的 W / L 分别为 4.9µm /1µm、2.6µm /1µm，传输门中PMOS、N M O S 管的 W / L 为 2 . 7 µm / 1 µm ，特征线宽为1µm。如果取 VD D= + 5 V ，输出端 Y 的高电平可以达到 +5V，低电平为 0  V，最大过渡干扰脉冲为+3.3V，输出波形如图5(a)。和图 1 电路相比，图 2 电路具有相同的性能，但是设计得更简单。2.3  结构简单的异或电路图 3 给出了一种用 6 个管子设计的异或电路，其中传输门、非门各由 2 个管子组成。输入端 A用于控制传输门的开通与截止，当 A 为低时，传图2   利用传输门构成的异或电路图3   结构简单的异或电路输门开通，B 端信号通过传输门传送到输出端 Y，同时，B 端信号也会控制P1 或 N1 管导通，从而将 A 或者 A 信号传到 Y 端。通过 P1、N1 传送到Y 端的信号与通过传输门传送的 B端信号逻辑上完全一致，起到了加强 Y 端信号的作用。当 A 为高时，传输门的 P M O S 、N M O S 都处于截止状态，相当于传输门 B 、Y 之间并联了两个无限大的电阻，无法进行信号的传送。此时仅由 B 端控制P1、N1 的导通和截止，并传送 A、A 信号。由于该电路中的C M O S 传输门是一个P M O S 开关管和一个N M O S 开关管并联而成，可以实现互补的传输关系，因此 C M O S 传输门弥补了单沟道MOS 开关管阈值电压逻辑损失的缺点，该电路能够传输整个EDA 技术专栏Semiconductor Technology  Vol. 27No. 8August  2001 23VD D～0 范围的信号。如果电路中高电平的定义范围较宽，可以考虑简化该电路设计。去掉传输门，仅用 B 信号控制 P 1 和 N 1 管，传送 A、A 端信号到输出端。当 B = 0 时，Y = A ；当 B = 1 时，Y = A ，对应的逻辑表达式为：Y = A B + A B ，也实现了异或功能。利用 Cadence公司的icms 分别对简化前、简化后的电路进行仿真，电路中 P M O S 管的 W / L 均为 4µm  / 2µm，NMOS 管的 W/ L 均为 2µm  / 1µm，VDD取值为 +5V。分析 Y 端的输出波形，可以得到简化前输出 Y 的高电平可以达到 +5V，低电平为 0V，如图5(c)所示。简化后 Y输出的逻辑高电平所对应的取值范围为 4.0～4.8V。增大 MOS 管的 W/L，可以略微改善高电平的输出，但是输出高电平的范围仍较宽，如图 5(b)所示。与图 1、图 2 的电路相比，图3电路较好地解决了过渡干扰脉冲过高的问题。当 VD D= + 5 V ，该电路所出现的干扰脉冲最大仅为 +1.6V，不影响整个电路的工作状态。2.4  由四管组成的异或电路图4给出了一种仅用4个晶体管设计的异或电路。当输入端 A 、B 均为高时，P M O S 管截止、N M O S 管导通，输出端 Y 为低。当 A 为低而 B 为3   异或电路的应用以上设计的四种异或单元电路结构不同，对应的性能也不完全相同。下面，利用它们作为基本单元，完成奇偶检测电路、带有曼彻斯特进位链的加法电路和单片机中的全加电路等功能电路的设 计 。3.1  奇偶检测电路奇偶检测电路是通过“奇偶检测”的方法来检查数据传输和数码记录是否有错误的一种电路，广泛应用于通信和计算机存储系统中。所谓奇偶检测，就是检测数据中包含奇数个  “1”， 还是偶数个“1 ”。由异或电路的逻辑关系可知：当输入为偶数个“1 ”时，输出为“0 ”；反之，当输入为奇数个“1 ”时，则输出为“1 ”，可以实现奇偶检测电路的功能。应用上面的异或单元电路构成图 6所示的4位输入奇偶检测电路，完成功能逻辑：                  )()( DCBAY ⊕⊕⊕=               (4)如果需要检测的数据位数较多，就采用塔状高时， P1 导通，B 端信号由 P1 传送到 Y；而当A 为高而 B 为低时，P2 导通，A 端信号由 P2 传送到 Y ，此时 Y 端输出都为高。当 A 、B 端信号均为低时，N M O S 管截止、P M O S 管导通，A 、B端信号分别通过P2、P1 传送到 Y，Y 输出为低。利用该电路的设计方法，也可实现四管同或电路的设计。A、B 端信号分别控制两个 NMOS 管的导通或截止，并通过导通管传送信号到输出端。对该异或电路、同或电路进行仿真[ 5 ]，可以发现此类电路最大的问题是因为电路设计中没有形图4    四管组成的异或电路成互补的传输关系，所以无法消除N M O S 管或者P M O S 管阈值电压的影响。对于图4 中的异或电路，有时输出的低电平值较高，如图 5 （d ），而对于同或电路则有时输出的高电平值较低。图6  奇偶检测电路EDA 技术专栏图5 异或电路瞬态响应仿真波形半导体技术第27卷第8期 二 O O 二年八月24级联的方式来实现电路，这样可以缩短整个电路的检测时间。3.2  带曼彻斯特进位链的加法电路算术逻辑单元 ALU 是对数据和逻辑进行操作的部件，在微处理器系统设计中是十分关键的。而加法器则是算术运算单元的基本组成模块。基于上述异或电路设计了16位带有曼彻斯特进位链的加法电路，图 7 是其中的一位全加单元。图中输入 A、B 为加数，Cin为低一位的进位信号，输出端 S、Cout分别表示本位运算的和、进位信号。进位和借位信号通过ALU 时会有延迟，如果每一位的相加都需要低一位输出的进位或者借位信号，那么算术运算的速度将十分缓慢。而 ALU的执行时间又会限制微处理器所能达到的最高时钟频率，因此，绝大多数微处理器系统均采用进位线预充电的方案。图6中进位信号 Cout输出端加上一个P M O S 管，其栅极控制信号为时钟 C L K。每个时钟周期内，C L K = 0 时，P M O S 管导通，进位线被预充电到高电平，此时 Cout=1 表示无进位；C L K = 1 时，如果有进位信号传送，则Co u t= 0，否则维持弱 1 输出信号。分别写出 S 的逻辑表达式：当输入信号 A、B 为 0，Ci n也为 0 时，表示加数均为 0 ，低一位的进位为 1 ，运算结果是和S = 1，本位进位 Co u t= 1，向高位没有进位信号；如果 Cin为 1，则表示加数、低一位的进位均为 0，输出 S = 0，Co u t= 1。当输入信号 A、B 分别为1、0 或 0、1 时，如果 Ci n为 0，则 S = 0，Co u t= 0，向高位有进位信号；如果 Cin为 1，S =1，Cout=1。当输入信号 A、B均为1，Cin为0时，S=1，Cout=0；Cin为 1 时，则 S =0，Cout= 1，实现了一位全加功能 。将16个图7所示的一位全加单元中的进位信号级联，就构成了 16 位带有曼彻斯特进位链的加法此利用图4的异或电路作为基本单元，设计出适用于单片机芯片的全加电路。图8给出了一位全加单元，图中 A、B 为加数，Cin为低一位的进位信号，S、Cout为本位运算的和、进位信号。当进位信号为高时，表示有进位；反之，无进位。分别写出 S、Co u t对应的逻辑关系表达式为：               inCBAS ⊕⊕=                            (7)          BBACBAC )()( inout ⊕+⊕=                (8)当 A、B 均为 0，Ci n也为 0 时，S = 0 ，Co u t= 0；Cin为 1 时，S = 1，Cout = 0。当 A、B 为 0、1 或 1、0，Cin为 0 时，S = 1，Cout = 0；Cin为 1时，S = 0，Cout = 1。当 A、B 均为 1，Ci n也为 1时，S =1，Cout = 1；Ci n为 0 时，S= 0，Cout = 1。单片机芯片设计除了要电路精练外，还要考虑遵循一定的时序，因此实际应用该全加电路时，和信号 S 通过带有选择控制线的C M O S 静态存储单元电路输出，如图 8 虚线框内所示。当控图7   带曼彻斯特进位链的一位全加单元电路电路。该加法电路与 16 位左移 / 右移桶形移位器（barrel shifter）、寄存器堆（register file）等功能单元结合，可以实现 16 位微处理器系统中的浮点运算单元（F P U ）。3.3  单片机中的全加电路设计单片机芯片时，要求电路结构简单，因 （下转第34 页）EDA 技术专栏半导体技术第27卷第8期 二 O O 二年八月34过程就可完成。影响滤波器频率响应的时间常数取决于时钟周期和电容的比值，而与电容的绝对值无关。在MOS 工艺中，电容比值的精度可以控制在 0.1% 以内 。4  结论本文提供一种运用全差动设计、共模反馈电路和开关电容积分器集成二阶∑－ ∆A/D转换器的设计方法。 近年来大规模集成电路和数字信号处理技术的发展使得对模拟电路精度要求低、分辨率高、易于利用数字集成电路工艺将其与数字电路集成在一个芯片上等优点的数字滤波器得以实现。该方法有效地提高了∑－ ∆A/D 转换器性能，并且实现简单。参考文献：[1]  STEVEN R .  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Semicon     ductor Fabtech-11 th Edition,1999.[7] 倪琼丹. 先进封装市场与发展. 电子产品世界,2001,6.[8] 祝大同. IC封装基板市场蓬勃发展. 世界电子元器件,11.制线 control 为高电平时，NMOS 管导通，运算结果传送到 Y 端，Y = S；反之，N M O S 管截止，该结果保持在存储单元中，维持 Y = S 不变。4  结束语笔者完成了四种 CMOS 异或单元的电路和版图的设计，并进行了模拟仿真。而且，还利用C M O S 异或单元构成了奇偶检测电路、加法器等功能电路，可提供给 I C 设计者进行各种CMO S  I C 芯片的设计。异或电路是许多大规模集成电路的基本功能单元，将这些基本功能单元作为组件，可以方便地进行较大规模甚至片上系统的设计。参考文献：[1] 陈贵灿，邵志标，程军，林长贵. CM O S 集成电路设计[M]. 西安交通大学出版社，2000.[2] CHANDRAKASAN A P ，SHENG S ，BRODERSENR W.  Low-power CMOS digital design[J].  IEEE Jour-nal of Solid-State Circuits，1992，27(4).[3] RABAEY J M. 数字集成电路设计透视[M]. 清华大学出版社，1999 .[4] Cadence: Online Documentation. 1997.[5] CHENG E K.  Analog / Power Trends，1999，8.（收稿日期：2 0 0 2 0 1 2 2）作 者 简 介：吴孙桃  男，1981 年厦门大学物理系研究生毕业，获硕士学位，副教授。曾于1985年至1986年在美国Case大学电子设计中心作访问学者。现在厦门大学物理学系，从事半导体物理与器件物理专业工作。（上接第 2 0 页）（上接第 2 4 页）EDA 技术专栏

Design and application of CMOS XOR circuits

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