&#091;spa&#093; El presente articulo pretende dar a conocer los dispositivos FinFET, que ventajas presenta su estructura frente a los dispositivos MOS clásicos, cual es el estado del arte actual y finalmente, cual es el impacto de este tipo de transistor en el mercado

García Moreno, Eugenio

Mas Boned, Francisco de Borja

Biblioteca Digital de les Illes Balears

Transistores FinFET
Mas Boned, Fco. De Borja; García Moreno, Eugenio  
Departament de física, Universitat de les Illes Balears
Ctra, de Valldemossa, km 7.5. Palma de Mallorca(Illes Balears)
fcobm@msn  .com   - www.uib.es/
Resumen  —  El  presente  articulo  pretende  dar  a  conocer  los 
dispositivos FinFET, que ventajas presenta su estructura frente a 
los dispositivos MOS clásicos, cual es el estado del arte actual y 
finalmente,  cual  es  el  impacto  de  este  tipo  de  transistor en el 
mercado. 
I. INTRODUCCIÓN
Desde  la  invención  del  circuito  integrado,  en  1958, 
ingenieros e investigadores de todo el mundo han trabajado en 
cómo aumentar la velocidad y el rendimiento en los circuitos 
integrados. La industria de semiconductores ha evolucionado 
de manera extraordinaria, especialmente en lo que concierne a 
la  tecnología  MOSFET  (Metal  Oxide  Semiconductor  Field 
Effect Transistor).
La  trayectoria  ha  sido  el  crecimiento  exponencial  del 
número de dispositivos por circuito integrado o chip siguiendo 
la conocida Ley de Moore. Esta ley fue formulada por el co-
fundador  de  Intel  Gordon  Moore  predice  que  el  número 
máximo de transistores que pueden incorporarse en cada chip 
se duplica cada año y medio (ver Fig.1). Este hecho se traduce 
en  una  mayor  capacidad  de  computación  que,  en  última 
instancia, termina convirtiéndose en mayores prestaciones en 
los dispositivos fabricados para el usuario final. 
Fig. 1 Longitud de puerta en función del número de transistores.
El crecimiento del número de transistores por chip se ha 
conseguido tanto aumentando la superficie de cada chip, como 
disminuyendo  el  tamaño  de  cada  transistor.  Pero  ha  sido 
principalmente  la  disminución  de  los  tamaños  de  los 
dispositivos  lo  que  ha  permitido  conseguir  una  capacidad 
mayor  de  transistores  por  chip.  Así  las  dimensiones  de  los 
transistores  se  escalan  a  un  ritmo de  aproximadamente  0,7 
veces cada 18 meses (ver Fig.1). No obstante, a medida que la 
tecnología se va acercando a escalas próximas a las decenas 
de nanómetros los investigadores se encuentran con barreras 
tecnológicas  de  dificultad  creciente,  relacionadas  tanto  con 
propia fabricación del dispositivo como con sus características 
eléctricas.  En  relación  a  la  fabricación  cabe  mencionar  la 
dificultad  de  dibujar  sobre  la  oblea  de  silicio  líneas  con 
anchuras de decenas de nanómetros. De todas las dificultades 
relacionadas con las características eléctricas cabe destacar el 
progresivo  incremento  del  consumo de  corriente  cuando  el 
chip está inactivo 
Estos inconvenientes pueden frenar el ritmo de reducción 
del tamaño de los dispositivos en los circuitos integrados en 
un futuro próximo. O incluso pararlo, ya que los límites del 
proceso son inminentes.
En  este  trabajo  vamos a  comentar  primero  algunas 
limitaciones  debidas  a  las  características  eléctricas  de  los 
dispositivos  MOSFET  y  después  comentaremos  una  nueva 
estructura de dispositivo conocida como FinFET, que permite 
avanzar  un  paso  más  en  la  carrera  hacia  la  reducción  del 
tamaño 
II. ESCALADO DE LOS DIPOSITIVOS MOSFET
Para  reducir  el  tamaño  de  los  dispositivos  el  factor 
primordial a tener en cuenta es que el campo eléctrico debe 
mantenerse  constante,  por  debajo  de los  límites  de ruptura. 
Puesto que el campo eléctrico es el cociente entre la tensión y 
la  distancia,  las  tensiones  y  en  particular  la  tensión  de 
alimentación,  deben  reducirse  proporcionalmente a  las 
dimensiones.  Pero  la  disminución  de  la  tensión  de 
alimentación   tiene  unos  límites,  porque,  por  ejemplo,  los 
márgenes de ruido se reducen.
Otro problema relacionado con la disminución de la tensión 
de  alimentación  es  que  obliga  a  aumentar  la  tensión  del 
control de la puerta sobre el estado del canal entre fuente y 
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drenador.  La  carga  de  portadores  en  el  canal  depende  del 
producto de la tensión puerta-canal por la capacidad de puerta, 
si las tensiones se reducen es necesario aumentar la capacidad 
de  puerta.  Puesto  que  esa  capacidad  es  inversamente 
proporcional  al  espesor  del  óxido  de  puerta  es  necesario 
reducirlo.  Conforme  el  espesor  del  óxido  se  reduce,  la 
corriente  de  fugas  a  través  de  él  por  efecto  túnel  aumenta 
exponencialmente,  debido  a  ello  puede  que  no  sea  posible 
emplear capas de SiO2 por debajo de 1,2 nm [6]. La corriente 
de  túnel  seria  tan  elevada  que  causaría  una  disipación  de 
potencia inaceptable. La única solución es sustituir el óxido de 
silicio  por  otros  materiales  aislantes  de  alta  constante 
dieléctrica, particularmente de algunos óxidos metálicos como 
Ta2O, Al2O3, TiO2, HfO2, etc… 
Pero la limitación definitiva a la reducción del tamaño del 
transistor según [1] podría venir impuesta por la corriente de 
fugas  entre  fuente y drenador  cuando el  dispositivo está en 
corte.  Esta  corriente  es  responsable  del  aumento  en  el 
consumo  de  potencia  estática,  pero  también  limita  su 
funcionamiento  dinámico  puesto  que  obliga  a  refrescar  la 
información contenida en las memorias con mayor frecuencia. 
El  problema  es  grave  porque  la  corriente  de  un  transistor 
MOSFET en estado de corte, es decir, con tensión de puerta 
inferior al umbral de conducción, depende exponencialmente 
con la  tensión de puerta.  Por  consiguiente  si  el  margen  de 
tensión  entre  los  estados  de  corte  y  conducción  se  reduce 
linealmente  la  relación  entre  las  corrientes  de  corte  y  de 
conducción disminuye exponencialmente. 
Por estos motivos, se investigan nuevas estructuras CMOS 
para  reducir  la  longitud  del  canal  por  debajo  de  45nm.  La 
filosofía de estas  nuevas estructuras  es  conseguir  un mayor 
control de la puerta sobre el canal.  Los transistores de capa 
fina  (TFTs)  son  uno  de  los  candidatos  más  populares.  Su 
estructura es similar  a  la de un MOS convencional  pero se 
crea una capa de SiO2 entre el substrato del dispositivo, muy 
delgado, y el resto de la oblea de Si con lo que el canal se 
halla entre dos capas de óxido. Otra alternativa más eficiente 
es el MOSFET de doble puerta (DGFET) donde canal se halla 
también contenido entre dos capas de óxido, sólo que aquí se 
colocan  dos  electrodos  de  puerta,  uno  sobre  cada  capa  de 
óxido. Entre las diversas configuraciones de dispositivos en la 
familia de DGFET, encontramos la estructura FinFET que se 
puede fabricar de forma similar a la CMOS convencional, por 
lo que la convierte en una de las principales candidatas para la 
próxima generación de MOSFET.
III. ESTRUCTURA Y FABRICACIÓN DEL FINFET
El transistor FinFET consiste básicamente en la estructura 
que  se  muestra  en  la  Fig.2,  un  MOSFET  de  doble  puerta 
construida sobre un sustrato SOI, donde la  puerta se coloca a 
los  dos,  tres  o  cuatro  lados  del  canal,  envolviendo  a  este 
formando  así  una  estructura  de  doble  puerta.  Estos 
dispositivos  reciben  el  nombre  genérico  "finfets"  porque  la 
capa  de  silicio  activa  entre  el  drenador  y  el  surtidor  tiene 
forma de “fin” provinente de finger, del inglés dedo.
Fig. 2 Estructura básica.
Por medio de la Fig.3 explica el proceso de fabricación de 
un FinFET paso a paso, mostrando así como se construye la 
estructura del dispositivo. 
Fig. 3 Proceso de fabricación del FinFET.
Una estructura tipo SOI (Silicon On Insulator) se presenta 
como una tecnología de  fabricación en la que se sustituye el 
sustrato  tradicional  de  fabricación  de  obleas de  silicio 
monocristalino, por un sándwich de capas de semiconductor-
aislante-semiconductor. Los materiales utilizados son  silicio-
óxido aislante (BOX)-óxido de silicio. Sobre la capa de silicio 
se  coloca  una  máscara  foto-resistiva  con  la  se  marcará  el 
patrón  del  fin.  Una  vez  marcado  el  patrón  se  procede  a 
eliminar el  material  sobrante.  Hasta este punto es lo que se 
puede observar en el primer paso de la Fig.3. A continuación 
el material conductor de puerta se deposita sobre el fin, este 
puede  tratarse  de  polisilicio,  un  metal  refractario  o 
compuestos  como  el  nitruro  de  titanio  (Fig.3.2).  El 
procedimiento para la definición de la puerta es similar que 
para la definición del fin, se aplica una máscara resistiva que 
marque el patrón de la forma y con un posterior procedimiento 
de limpieza del  material  sobrante.  A continuación,  una vez 
terminada  la  fase  de  etching (o  limpieza)  de  puerta,  para 
aumentar  la  constante  dieléctrica  entre  drenador  y  surtidor 
debido a la poca distancia entre ellos, se deposita a lo largo de 
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ambas paredes de la puerta un material aislante como pueda 
ser  el  nitruro  de  silicio  o  dióxido  de  silicio,  lo  que  se 
denomina en la Fig.3.3 “spacer”. Finalmente, la ultima de las 
fases, trate en colocar los contactos metálicos sobre cada uno 
de  los  contactos  del  transistor,  puerta,  drenador,  surtidor 
substrato, Fig.3.4.
Fig. 4 FinFETs 
En la figuras Fig.4 y Fig.5, pueden apreciarse con mayor 
detalle cada una de las partes que conforman la estructura del 
transistor FinFET, quedando más claro el concepto de “fin” y 
el  resto  de  sus  componentes  (drenador,  surtidor  y  la  doble 
puerta).
Fig. 5 Partes del FinFET.
Hasta el momento los FinFET’s mostrados se caracterizan 
por tener  un solo Fin,  no obstante existen  otras  estructuras 
cuyo  número  de  Fin’s  es  superior,  tal  y  como  se  puede 
observar en la Fig.6.
 
Fig. 6 A: Sección transversal de un FinFET con múltiples Fin’s. B: Imagen de 
un FinFET con varios Fin’s.
La idea de la utilización de varios Fin’s en paralelo, es que 
reduce  la  resistencia  parásita,  consiguiendo  así  una  mejora 
sustancial en el transistor, ya que permite un incremento en la 
corriente que pasa por el dispositivo.
La  Fig.7 muestra la característica eléctrica de un transistor 
FinFET de con una longitud de canal de 15nm. La corriente de 
drenador se indica en función de la anchura del canal, o sea 
del número de Fin’s en paralelo. Como podemos observar son 
muy similares a las de un MOSFET convencional, se pueden 
apreciar  las  mismas  regiones  en  las  que  puede  operar 
cualquier transistor MOS: la zona de corte, la zona lineal y la 
zona de saturación. Cabe destacar que la tensión máxima de 
utilización  está  limitada  a  0.8V  por  lo  que  el  valor  de  la 
tensión umbral se ha fijado a 0.196V.
 
Fig. 7 Curvas características para un transistor FinFET de 15nm de canal y un 
voltaje umbral (Vth) de 0.196 V. 
IV. ESTADO DEL ARTE
Debido  a  la  capacidad  de  superar  las  limitaciones  de  la 
tecnología  MOSFET  convencional  en  el  proceso  de 
escalabilidad,  puede  entenderse  con  facilidad  que  los 
dispositivos FinFET se conviertan en la próxima generación 
de transistores en tecnología CMOS.  La compañía Freescale 
Semiconductor, en cooperación con la Universidad de Florida, 
Estados Unidos, fue la percusora de este tipo de este nuevo 
concepto  de  tecnología  en  3D creando,  en  2005,  el  primer 
prototipo de transistor Finfet.
En  el  campo  analógico,  los  transistores  FinFET 
desempeñan sus funciones de manera eficaz en circuitos como 
amplificadores  de potencia  y en otros  tipos  de aplicaciones 
donde se requiere una buena linealidad.  De corroborar esto se 
han encargado empresas como IMEC, centro de investigación 
en nanoelectrónica y nanotecnología. IMEC ha demostrado las 
expectativas de los FinFET realizando los primeros circuitos 
de radiofrecuencia y amplificadores operacionales utilizando 
FinFETs con longitudes de canal de 45nm. Para aplicaciones 
en las frecuencias relativamente bajas (por debajo de 5 GHz) 
la tecnología FinFET ofrece un mejor rendimiento de circuito 
que la mayor parte transistores convencionales.  No obstante 
todavía  debe  mejorarse  la  velocidad  de  operación  de  estos 
dispositivos para aplicaciones donde se necesiten frecuencias 
de operación superiores.
 
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En lo  que  concierne  al  campo  de  la  electrónica  digital, 
varias  empresas  han  conseguido  hacer  uso  de  este  tipo  de 
transistores, incorporándolos en la nueva generación de diseño 
de circuitos integrados. Un ejemplo claro se presento a día de 
16  de  diciembre  de  2008,  donde,  Toshiba,  IBM,  y  AMD 
anunciaron  que,  conjuntamente,  habían  sido  capaces  de 
desarrollar  una  memoria  estática  de  acceso  aleatorio  (o 
SRAM) con una celda que tiene una superficie  de tan solo 
0.128 micras cuadradas (μm2), convirtiéndose así en la celda 
de  memoria  más  pequeña  del  mundo  mediante  el  uso  de 
transistores FinFET (o fin-shaped Field Effect Transistors). 
Fig. 8 Parte del diseño de una memoria SRAM con transistores FinFET.
 
V. CONCLUSIONES
El futuro de la tecnología MOS tal y como la conocemos 
esta llegando a su limite y se deben buscar nuevas alternativas 
y estructuras  radicalmente distintas que nos permitan seguir 
con la trayectoria de escalado estipulada por la ley de Moore. 
Los  transistores  FinFET  parecen  ser  los  candidatos  más 
adecuados para sustituir a los actuales transistores MOS en la 
próxima década. La estructura FinFET es capaz de evitar las 
limitaciones al escalado que presenta la tecnología actual sin 
la  necesidad  de  tener  que  modificar  de  forma  excesiva  el 
proceso de fabricación.  
REFERENCIAS
[1] Jean-Pierre Colinge, “FinFETs and Other Multi-Gate Transistors”, Ed 
Springer 2008.
[2] Jong-Ho, “Fabrication and Characterization of bulk FinFETs for Future 
Nano-Scale CMOS Technolog”. 
[3] J. Wang, C. Hutchens, J. Popp, J. Rowland and Y. Zhang J. Wang, C. 
Hutchens,  J.  Popp,  J.  Rowland  and  Y.  Zhang ,  “High-frequency 
FinFET model”.
[4] Matthew Muh,  Professor  Ali  M.  Niknejad,  “Application  of  FinFET 
Technology to Analog/RF Circuits”.
[5] Matthew Muh,  Professor  Ali  M.  Niknejad,  “Application  of  FinFET 
Technology to Analog/RF Circuits”.
[6] Mohamed R. Rahman, “Desing and Fabrication of Tri-Gated FinFET”, 
22tg Annual Microelectronic Engineering Conference, May 2004.
[7] International  Roadmap  For  Femiconductor  Reports  and  Ordening 
Information 2000 to 2007 editions (www.itrs.net).
[8] Unitet States Patent, nº: US US6413802
[9] Unitet States Patent, nº: US7470629
[10] Otras Direcciones Web: 
http://www.ieee.org/portal/site/sscs/menuitem.f07ee9e3b2a01d06bb93
05765bac26c8/index.jsp?
&pName=sscs_level1_article&TheCat=6010&path=sscs/07Winter&fil
e=Bohr.xml
[11] http://www.globalsmt.net/content/view/1134/114/  
 
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