Gnani, Elena

Almae Matris Studiorum Campus

Esame Elettronica T-1 – Prof. Elena Gnani  19/09/2014  Esercizio 1:  Con riferimento al circuito illustrato in Fig. 1 e ai valori assegnati dei parametri si risponda ai seguenti quesiti:  Parametri del problema VDD=1V;   ’n=200A/V2;   ’p=100A/V2;   VTN=0.25V;   VTP=-0.25V;  Lmin=0.09m;  COX=23fF/m2  Sn_INV = 4;   Sp_INV = 8; SN1 = SN2 = SN3 = SN4 = SN5 = SN = 6;   SP1 = 4;     1.  Determinare la funzione logica realizzata all’uscita O, e identificare la famiglia logica di appartenenza del circuito in Fig. 1.  Gate Domino. Funzione realizzata al nodo 𝑂 = (𝐴?̅?) + (𝐵?̅?)   O = XOR(A,B)  2.  Calcolare il valore massimo di CL affinché il tempo di salita e di discesa al nodo O nel caso peggiore sia inferiore a 80ps. A tal fine si considerino i transitori esauriti al 90% del valore della escursione di tensione. Il tempo di salita e di discesa al nodo O è dato da: 𝑡𝑅_𝑂 = 𝑡𝑅_𝐼𝑁𝑉 + 𝑡𝐹_𝑋 ≤ 80𝑝𝑠        ( 1 ) 𝑡𝐹_𝑂 = 𝑡𝐹_𝐼𝑁𝑉 + 𝑡𝑅_𝑋 ≤ 80𝑝𝑠       (2 )  Dai dati del problema sappiamo il dimensionamento dei transistor dell’invertitore, quindi possiamo derivare la capacità al nodo X (CX):  𝐶𝑋 = 𝐶𝑂𝑋(𝑆𝑛_𝐼𝑁𝑉 + 𝑆𝑝_𝐼𝑁𝑉)𝐿𝑚𝑖𝑛2 = 23 × 10−15𝐹𝜇𝑚2(4 + 8)(0.09𝜇𝑚)2 ≅ 2.24𝑓𝐹 Inoltre, sappiamo il dimensionamento dei transistor del gate dinamico. Quindi, possiamo calcolare i tempi di salita e di discesa al nodo X come: 𝑡𝐹_𝑋 =2𝐶𝑋𝛽𝑛′ 𝑆𝑛_𝑑𝑖𝑛_𝑒𝑞𝐹𝑛(𝑉);       𝑡𝑅_𝑋 =2𝐶𝑋𝛽𝑝′ 𝑆𝑃1𝐹𝑝(𝑉) Dove: 𝐹𝑛(𝑉) = 𝐹𝑝(𝑉) =1(𝑉𝐷𝐷 + 𝑉𝑇𝑃)[𝑉𝑇𝑃−𝑉𝐷𝐷 − 𝑉𝑇𝑃+12𝑙𝑛 (2(𝑉𝐷𝐷 + 𝑉𝑇𝑃) − (𝑉𝐷𝐷 − 0.9𝑉𝐷𝐷𝑉𝐷𝐷 − 0.9𝑉𝐷𝐷)] ≅ 2.21𝑉 Esame Elettronica T-1 – Prof. Elena Gnani  19/09/2014  Per il calcolo di tF_X dobbiamo prima determinare il valore di Sn_din_eq .  Sappiamo che il tempo di salita al nodo O deve essere inferiore a 80ps nel caso peggiore. Quindi, calcoliamo tF_X per il caso peggiore delle configurazioni degli ingressi, che si verifica quando X viene scaricato verso massa attraverso una serie di 3 nMOS (N2-N3-N5 quando B=1; A=0 e CK=1; oppure N1-N3-N5, quando B=0; A=1 e CK=1). Quindi, nel caso peggiore, abbiamo una Sn_din_eq per la rete di pull-down del gate dinamico (SN1 = SN2 = SN4 = SN5 = SN) pari a: 𝑆𝑛_𝑑𝑖𝑛_𝑒𝑞 =11𝑆𝑁+1𝑆𝑁+1𝑆𝑁=𝑆𝑁3= 2 Pertanto risulta: 𝑡𝐹_𝑋 =2𝐶𝑋𝛽𝑛′ 𝑆𝑛_𝑑𝑖𝑛_𝑒𝑞𝐹𝑛(𝑉) =6𝐶𝑋𝛽𝑛′ 𝑆𝑁𝐹𝑛(𝑉) =6 ∗ 2.24 × 10−15𝐹200 × 10−6𝐴𝑉2∗ 62.21𝑉≅ 24.6𝑝𝑠 Per il calcolo di tR_X consideriamo il dimensionamento del pMOS P1 (SP1), che precarica il nodo X quando CK commuta da 1 a 0: 𝑡𝑅_𝑋 =2𝐶𝑋𝛽𝑝′ 𝑆𝑃1𝐹𝑝(𝑉) =2 ∗ 2.24 × 10−15𝐹100 × 10−6𝐴𝑉2∗ 42.21𝑉≅ 24.6𝑝𝑠  Quindi, il gate dinamico risulta simmetrico nel caso peggiore. A questo punto possiamo derivare i tempi di salita (tR_INV) e di discesa (tF_INV) dell’invertitore dalle equazioni (1) e (2), rispettivamente (per il caso peggiore in cui  tR_O =80ps e tF_O =80ps):   𝑡𝑅_𝐼𝑁𝑉 = 𝑡𝑅_𝑂 − 𝑡𝐹𝑋 = 80𝑝𝑠 − 24.6𝑝𝑠 = 55.4𝑝𝑠 𝑡𝐹_𝐼𝑁𝑉 = 𝑡𝐹_𝑂− 𝑡𝑅_𝑋 = 80𝑝𝑠 − 24.6𝑝𝑠 = 55.4𝑝𝑠  Quindi, anche l’invertitore deve essere simmetrico. A questo punto, il valore di CL può essere determinato usando la espressione del tempo di salita o del tempo di discesa dell’invertitore. Quindi:  𝐶𝐿 =𝑡𝑅_𝐼𝑁𝑉𝛽𝑝′ 𝑆𝑝_𝐼𝑁𝑉2𝐹𝑝(𝑉)=55.4 × 10−12𝑠 ∗ 100 × 10−6𝐴𝑉2∗ 82 ∗ 2.21𝑉≅ 10𝑓𝐹   Esame Elettronica T-1 – Prof. Elena Gnani  19/09/2014  3.  Supponendo che ai nodi interni int1, int2 e int3 del circuito in Fig. 1 siano presenti delle capacità parassite (collegate tra il nodo interno considerato e massa) di valore Cj=0.5fF. In seguito alla commutazione del CK da VDD a 0, con B= VDD e A=0:   a.  Determinare il valore finale delle tensione sui nodi int1, int2, X e sull’uscita O. In seguito alla commutazione del CK da VDD a 0, si spegne N5 e si accende P1, quindi inizia la fase di precarica del nodo X. Inoltre, B= VDD, quindi N1 è spento e N2 è accesso; e A=0, quindi N3 è spento e N4 accesso. Quindi, il valori finale delle tensione Vint1, Vint2, VX e VO in seguito alla commutazione del CK da VDD a 0 risultano: VX = VDD = 1V;  VO = 0V;  Vint1 = Vint2 = VDD-VTN = 0.75V   b.  Calcolare l’energia dinamica assorbita dall’alimentazione in seguito alla sola commutazione del CK da VDD a 0 (con B= VDD e A=0). A tale scopo si considerino anche le capacità associate ai nodi interni int1, int2. [NB: si ricordi che l’energia assorbita dall’alimentazione in una transizione dipende dalla corrente erogata dal generatore durante quella transizione].  In seguito alla commutazione del CK da VDD a 0 inizia la fase di precarica del nodo X. Durante tale fase, la capacità al nodo X CX viene caricata a VDD, come visto al punto precedente. Inoltre, come visto prima, durante questa fase B= VDD e  A=0. Quindi, N2 e N4 accessi e le capacita parassite ai nodi int1 e int2 (Cj in entrambi i nodi) vengono caricate ad una tensione Vint1 = Vint2 = VDD-VTN. Durante la fase di precarica del nodo X, la capacita d’uscita al nodo O viene scaricata a 0 V. Questa operazione non comporta una dissipazione di energia da parte dell’alimentazione perché non richiede che l’alimentazione eroghi corrente. L’energia era stata ovviamente erogata nella fase precedente a quella indicata, cioè quella in cui il nodo O era stato caricato a VDD dall’invertitore. Quindi, in seguito alla commutazione del CK da VDD a 0, con gli ingressi B= VDD e  A=0, l’energia assorbita dall’alimentazione dal circuito in Fig. 1 risulta:  𝐸𝑎𝑠𝑠 = 𝐶𝑋𝑉𝐷𝐷2 + 2𝐶𝑗𝑉𝐷𝐷(𝑉𝐷𝐷 − 𝑉𝑇𝑁) = 2.24 × 10−15𝐹 ∗ 1𝑉2 + 2 ∗ 0.5 × 10−15𝐹 ∗ 1𝑉 ∗ 0.75𝑉 ≅ 3𝑓𝐽     Esame Elettronica T-1 – Prof. Elena Gnani  19/09/2014  4. Progettare una porta logica a pass-transistor che realizzi la stessa funzione logica del circuito in Fig. 1. La funzione logica XOR mediante una porta logica a pass-transistor può essere implementata da diverse forme. Ad esempio, la forma più diretta sarebbe:   Oppure la soluzione che sostituisce i transistori pMOS dello schema di sopra con nMOS comandati da un segnale negato rispetto a quello indicato:  Una soluzione alternativa con minor occupazione d’area sarebbe:    Altre forme di implementare la funzione XOR con logica a pass-transistor risultano ugualmente valide.    Esame Elettronica T-1 – Prof. Elena Gnani  19/09/2014  Esercizio 2:   Con riferimento al circuito illustrato in Fig. 2 e ai valori assegnati dei parametri si risponda ai seguenti quesiti:  Parametri del problema VDD=1V;  ’n=200A/V2;  ’p=100A/V2;  VTN=0.25V;        VTP=-0.25V; Lmin=0.09m; COX=23fF/m2, CL=60fF   1.  Determinare il numero N e il fattore di forma (Sni e Spi) degli invertitori Ii (i=1..N) costituenti il buffer che minimizzano il ritardo complessivo tra VIN e VOUT. A tele fine si consideri:  a) tutti gli invertitori Ii (i=1..N) del buffer simmetrici;  b) il primo stadi del buffer I1 dimensionato ad area minima (Sn1=1; Sp1=2);  c) il buffer da VIN a VOUT non invertente.  Per minimizzare il ritardo complessivo tra ingresso-uscita (VIN e VOUT) del buffer, devo determinare il numero di stadi di invertitori N del buffer in modo tale da avere un fattore di guadagno G il più vicino possibile al numero di Nepero “e”. Quindi, inizialmente assumiamo G=e  troviamo il numero NG=e (anche non intero) con il quale avremmo esattamente G=e: 𝑁𝐺=𝑒 = 𝑙𝑛 (𝐶𝐿𝐶1) Per fare questo dobbiamo calcolare la capacità d’ingresso del buffer C1 (capacità di gate del invertitore I1) e la capacità: 𝐶1 = 𝐶𝑂𝑋(𝑆𝑛1 + 𝑆𝑝1)𝐿𝑚𝑖𝑛2 = 23 × 10−15𝐹𝜇𝑚2(3)(0.09𝜇𝑚)2 ≅ 0.56𝑓𝐹 Pertanto risulta: 𝑁𝐺=𝑒 = 𝑙𝑛 (𝐶𝐿𝐶1) = 𝑙𝑛 (60𝑓𝐹0.56𝑓𝐹) ≅ 4.68 Quindi, il numero intero di stadi del buffer più vicino a NG=e sarebbe 5. Tuttavia, il punto c) del problema chiede esplicitamente che il buffer da VIN a VOUT sia non invertente. Di conseguenza, il Esame Elettronica T-1 – Prof. Elena Gnani  19/09/2014  numero di stadi N deve essere intero e pari. Quindi, scegliamo N=4, che risulta il numero pari più vicino a NG=e. A questo punto, per dimensionare i transistor degli invertitori del buffer, ricalcoliamo G per N=4 stadi. Quindi: 𝐺 = √𝐶𝐿𝐶14≅ 3.22 Inoltre, dal punto b) del problema sappiamo che il primo inverter del buffer è ad area minima (Sn1=1; Sp1=2). Quindi possiamo dimensionare gli altri stadi del buffer. Quindi sarà:  - Per I2:  Sn2 = G Sn1 = 3.22;         Sp2 = G Sp1 = 6.44 - Per I3:  Sn3 = G2 Sn1 = 10.36;     Sp3 = G2 Sp1 = 20.72 - Per I4:  Sn4 = G3 Sn1 = 33.34;     Sp4 = G3 Sp1 = 66.68  2.  Calcolare il ritardo di propagazione complessivo tra VIN e VOUT, considerando le transizioni di salita e di discesa esaurite al 50% dell’escursione di tensione.   Il ritardo di propagazione di ogni stadio del buffer (Ii, i=1..4) è pari a G=3.22 volte il ritardo (0) di un invertitore di logica (a dimensioni minime), nel caso questo sia caricato con una capacità pari alla capacità d’ingresso del buffer. La capacità d’ingresso del buffer C1 corrisponde alla capacità di gate di un invertitore a dimensioni minime. Pertanto: 𝜏0 =2𝐶1𝛽𝑛′ 𝑆𝑛𝐹𝑛(𝑉) =2𝐶𝑂𝑋(3𝑆𝑛)𝐿𝑚𝑖𝑛2𝛽𝑛′ 𝑆𝑛𝐹𝑛(𝑉) =6𝐶𝑂𝑋𝐿𝑚𝑖𝑛2𝛽𝑛′𝐹𝑛(𝑉) Calcoliamo Fn(V) considerando che si chiedono transizioni esaurite al 50% dell’escursione di tensione. Quindi, nel caso di un transitorio di discesa avremo la transizione esaurita quando la tensione del nodo raggiunge il valore VDD/2. Pertanto: 𝐹𝑛(𝑉) =1(𝑉𝐷𝐷 − 𝑉𝑇𝑁)[𝑉𝑇𝑁𝑉𝐷𝐷 − 𝑉𝑇𝑁+12𝑙𝑛 (2(𝑉𝐷𝐷 − 𝑉𝑇𝑁) − 0.5𝑉𝐷𝐷0.5𝑉𝐷𝐷)] ≅ 0.911𝑉 Quindi: 𝜏0 =6 ∗ 3.45 × 10−15𝐹𝜇𝑚2∗ (0.09𝜇𝑚)2200 × 10−6𝐴𝑉2∗ 0.911𝑉≅ 5.1𝑝𝑠  Esame Elettronica T-1 – Prof. Elena Gnani  19/09/2014  Pertanto, il ritardo di propagazione complessivo del buffer tra VIN e VOUT risulta:  𝜏𝐵𝑢𝑓𝑓𝑒𝑟 = 𝑁𝐺𝜏0 = 4 ∗ 3.22 ∗ 5.1𝑝𝑠 ≅ 65.3𝑝𝑠   3. Calcolare l’area totale di gate occupata dal buffer.  L’area totale di gate occupata dal buffer è data dall’area di gate dei quattro invertitori Ii (i=1..4) che lo compongono: 𝐴𝐵𝑢𝑓𝑓𝑒𝑟 = 𝐿𝑚𝑖𝑛2 ∑(𝑆𝑛𝑖 + 𝑆𝑝𝑖)𝑁=4𝑖=1= 3𝐿𝑚𝑖𝑛2 ∑ 𝑆𝑛𝑖𝑁=4𝑖=1= 3𝐿𝑚𝑖𝑛2 𝑆𝑛1 ∑ 𝐺𝑖−1𝑁=4𝑖=1 Pertanto:  𝐴𝐵𝑢𝑓𝑓𝑒𝑟 = 3𝐿𝑚𝑖𝑛2 𝑆𝑛1(1 + 𝐺 + 𝐺2 + 𝐺3) ≅ 1.16𝜇𝑚2 

Soluzione compito del 19 settembre

http://campus.unibo.it/154084/1/Soluzione_19-9-14.pdf

Soluzione compito del 19 settembre

Abstract

Similar works

Full text

Available Versions

Almae Matris Studiorum Campus