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小川, 勇治

岡井, 善四郎

本堂, 義記

田畑, 功

酒井, 孝則

Japanese

University of Fukui Repository

ワンチップ・マイコンを応用した制御回路設計の技術修得言語: Japanese出版者: 公開日: 2013-06-11キーワード (Ja): キーワード (En): 作成者: 本堂, 義記, 酒井, 孝則, 岡井, 善四郎, 田畑, 功,小川, 勇治メールアドレス: 所属: メタデータhttp://hdl.handle.net/10098/7462URLワンチップ・マイコンを応用した制御回路設計の技術修得専門研修受講者本堂義記、酒井孝則、岡井善四郎(第三技術室)、田畑功 (第二技術室)、小川勇治(第一技術室)1.はじめに本専門研修受講者 5 名は平成 10 年度より本年度までの 5 年間、ディジタル回路の基礎からワンチップ・マイコンの PIC (Peripher?l Interface Controller) の基礎、さらに PIC の機能の不足部分を補うプログラマブノレ・ロジックの CPLD (Complex Programmable Logic Device) についての基礎技術修得を行うとともに、それらに関する多種のモデル回路の設計・製作実習を行ってきた。本年度は CPLD を動作させる四DL (Very high speed integrated circuit Hardware Description Language) 言語の RTL (Register Transfer Level) 記述によるロジック回路の生成法について技術修得を行い、さらにこの 5 年間の専門研修で蓄積したデ、ィジタル回路技術の応用として、 PIC と CPLD を搭載した周波数カウンタ 1) を製作実習課題として選択した。2. VHDL言語による RTL記述3) -5) VHDL は HDL (ハードウェア記述言語)のひとつであり、電子回路システムのモデ、ル化と文書化を意図して作られた言語で、一般のソフトウェア言語とは異なりハードウェアを意識した言語構造を有している。すなわち、 VHDL は CPLD や FPGA (Field Programmable Gate Array) などのプログラマプ、ル集積回路の設計において、ロジツクシンボルをテンプレートなどで回路を描く代わりにプログラムの形で記述する言語であり、本専門研修ではこの言語の中で論理合成可能なゲートレベルやクロックを意識した RTL 記述についての研修を行った。2. 1 VHDLによるロジック回路設計図 1 に簡単な VHDL 記述の具体例として半加算器の論理合成回路を示す。図のディジタル回路を設計するには、( 1 ) どのような信号が A、 B に入力されるのか?(2) 入力信号に、どのような加工を施すのか?(3 ) どのような信号を C、 S に出力させるのか?A C S B 図 1 論理合成田路を明確にする必要がある。 VHDL では( 1 )、 (3) に関する情報(インターフェースに関する情報)はエンティティ (entity) 節で、 (2) に関する情報(内部の動作・構造に関する情報)はアーキティクチャ114 1BA h一回AU1mp E剖Rpt・-iEEDJ Mum同叩aI白血祉関町制ドHU例ム的ツでタをのラ般ロ言し干そグ一フ宣一出川ロて・リデびれしプいプラる呼行述るおツブいの-1記ょにリイ用ジ民河に路フラで一「名L回Dは名ケ同トDクる①トッt一日ッれの一パ創ポVジらムポなのをロいラの要②号2に用グ②必に信2くロ、ぎ力2図よプりプつ出にあイ入(archi tecture) 節で別々に記述する。(以後 D-FF と略)素子の動作を表す四DL プログラム例を示す。行う 。後に続く( )の中に信号名、信号方向、信号のデータタイプを指定する。③の architecture 宣言では D-FF の内部動作を記述する。 この宣言では“architecture" “begin" と“end"の聞に直接信号代入文やプロセス文などを記述し、その動作は同時並列もしくは順次動作として処理される。④の process 文はつぎに続く( ) の中の信号の値が変化した時に活性化され、記述の上から順次処理される。この( )内の信号をセンシティピティ.リストと呼び、最終行“end process" まで実行すると最初に戻り、( )内の信号が変化するまで動作を停止する。⑤の if 文は process 文の中で記述することができ、他に case 文や for-loop 文などがあり よ elsif の後のQ port( D,CLK,RST : in std_logic; Q,KQ :out std_logic) ; ② 1・ll〉||Jarchitecture RTL ofD FF is begin process(CLK,RST) begin if (RST::;: '0' ) then Q く=‘0';XQ<::;: '1'; elsif (CLK ‘ event andCLK::;:ユフ thenQく::;:D;XQく::;:notD;④ end if; end process ; : endRTL; 図 2 D フリップ・フロップの VHDL プログラム(一)内記述はクロック CLK の立ち上がり動作を指定している。立ち下がり動作の場合は‘ 1 'が‘0'に代わる。また、 elsif 文の行は“else (wait until CLK' event and CLK= '1' )" と記述することもできるが、その場合はセンシティピティ・リスト内の CLK を記述しない。この wait until 文はクロックの立ち上がり信号が入力されるまで、順次処理文を停止させる。以上のような信号処理を行うことで D-FF の特徴であるラッチ動作が if文あるいは wait until 文によqL 噌EAり実現でき、入力データ信号 D の状態をクロック信号の立ち上がり信号によりラッチし、出力することが可能となる。3. CPLD を使用した製作実習周波数カウンタの設計は従来の専門研修で技術修得した PIC のみでも可能であるが、周波数の測定上限が PIC の性能により 20 刷z 以下となり、それより高い周波数を測定する場合は応答周波の早いCPLD などを使用して高速化を図る必要がある。そこで、本実習では参考文献 1 に記載されている周波数カウンタの製作を研修課題とし、カウンタ本体は CPLD で、表示部は PIC で制御する印刷z 以上測定可能な周波数カウンタの設計方法および製作実習に関する技術修得を行った。3. 1 周波数カウンタの構成カウンタに使用した CPLD は Xilinx 社の XC9572- 15(最大動作速度 83.3 刷z、 44 ピン)、 PIC は MicrochipTechnology 社のミ ッ ドレンジファミリー PIC16F873(28 ピ ン)を使用した。 周波数カウンタの特性を表 1に示す。 ただし、表の周波数測定範囲上限 70 聞z は推測値である。これは利用可能な周波数発振器の上限周波数が 20阻z で、 これ以上の周波数での動作確認ができないためである。このため、後で述べる CPLD のiWebPACK ISEJ による合成結果の動作タイミングより推測を行つた。周波数測定範囲 1 Hz"-'70 MH  z 計数時間 1 sec 表示単位 Hz (表示部 8 桁)入力電圧範囲 0.1"" 10 v 表 1 周波数カウンタの特性，..------ - - ーーーーー--・・・ーーーー一一一一ーーーーーーーー・ーー・ー・司ーーーーーー一一一ーーーーーー・・・・・ーーーーーーーー・ーー一回一一、: 一一一一一一一一 照明開市有ち寸 bcdout P'J夜空怒お摂ア司 l “ 』一 一一一一一 ーーーー ーー ーー ーー ー ーー ー一 一一一一ーー- ーーーーーー ーーー ・ ーー ー-ー ー ー ーーーーー ーーーー ーーーーーーー 一一一 一一 ー一一一 ーー ーーー周波数カウンタ全体構成を図 3に示す。 カウンタ本体 (CPLD) に入力する測定信号(input) は入力回路中のスイッチング時間の早い MOSFET により増幅した後、応答時図 3 周波数カウンタ全体構成聞の早いインバータ 74AC14 で波形整形を行い、カウント信号 (sigin) として入力する。計数時間は 1 秒間とする。ここでは、高精度の水晶発振器(12.8刷z) を使用して正確な 1 秒間の計数時間をタイミング・クロ ッ クにより作る。入力周波数測定は、表示制御 (PIC16F873) からの trigger信号で入力ゲートを聞き開始される。また、ゲートが開いている時(カウント中)は busy 信号をオンにして、その間 PIC は以前のデータをラッチして表示している。計数が終了すると busy 信号をオフにしてカウンタ本体に取り込んだ計数データに更新して表示する。表示データの入力は PIC よりの桁選択信号 (dgtslct) に応じて、順次カウンタ本体から BCD(BinaryCoded Decimal code) データ (bcdout)8 桁分を読み込み、セグメントデータに変換して、 8 桁 7segmentLED に表示する。また、表示は LED のちらつきをなくすために、カウント中(1秒間)も含め約 2 ms qJ 司iごとに 1 桁づ、つ制御信号を出力して 8 桁分を繰り返し表示している。VHDL による CPLD 設計法2 3. 図 4 に示すカウンタ本体である CPLD 回路構成の動作タイミングは次の手順となる。開始指令信号 (trigger= ‘ 0' )を外部より入力する。( 1 ) (2) trigger 信号により内部カウンタ(24 ピッドマイナリカウンタ、 BCD8 桁カウンタ)、 内一一一ー一一一---: sigout -ーーーー“・--‘ーーーー ーーー部ビジー (intbusy= ‘ 0' )信号をクリヤし、同時にゲートまた、内部ビジー信号を出力ビジーを閉じる。(GATE) CPLD の回路構成図 4(busy) 信号に代入し、その信号によlibrary IEEE ; のデータをラッチり表示制御部 (PIC)する。タイミング・クロック信号の最初(3 ) use IEEE . std_logic_1164.all ; のクロック波形の立ち上がりによりゲuse IEEE . std_logic_unsignd.all ; 一トを聞きカウント信号を入力し、 BCD号品一一口力述出記入の17J -TF 向方名号雪ロ此o nv entity fcounter is 8 桁カウンタでカウントする。また、 trigger 信号をカウンタリセ''EEEE'' 、 コンホ。斗ント文 iport (信号名、方向、データタイ門小による構造 iJ 化記述: architecture RTL of fcounter is end fcounter ; ット用に取り込む。component count10 タイミング・クロック信号が 1 秒さらに内部ビジー信号、出力ビジー信号を γ にして表示制御部への BCD8 桁カウントするとゲートを閉じ、(4) 問、に述文記1の川文ア理、lll〉Ill1ノ述記みの号信るすレυ変S EM e ρiv O VA' nr end component ; カウントデータ転送を可能とする。表示制御部より出力された桁信( 5 ) よる順次処処理文(ストト開始) ; 1 桁づ、つの入力により、号 (dgtslct)end process ; 可Vラッチされた 4 ピットカウントデータこの聞に幾つかの( 1 ) 8 桁分が終了するとを出力し、ア。ロセス文を記述: digitO:count10 port map (コンホ・ーネント文で . 記述した信号名と関連) , : : endRTL; に戻る。以上の VHDL 記述によるプログラムの流れを図 5 に示す。プログラム中において CPLD の回路構成VHDL記述によるプログラムの流れ図 5_ 14 _ に関する信号は、入出力信号の記述中のデータ( )中で信号名、方向、port のタイプのすべてが記述される。また、動作タイミングに関するロジックの記述については幾っかプロセス文により記述される。BCD カウンタ部分は 8 桁分のカウント繰り返しとなるためコンポーネント文による構造化記述を行コンで digitO から digit7 まで 8 桁分を処理する。また、い最終行近くの countl0 の port map ( ) ポネント文として指定した countl0 のリセット付き BCD カウンタのプログラムは本プログラムとは別ここでは紙面の関係で説明を省略する。に準備しリンクする必要があるが、なお、プログラム中のライブラリ宣言“use_logic_unsigned.all;" は、符号ビットなし算術演算を行うために必要な関数を呼び出すための構文である。表示制御部に用いた P1C のプログラムは Microchip 1 ，.てご:了可L START ) P1C と表示部3 3. のフォーマットTechnology 社のアセンブラ fMPASMJ8桁分繰り返しヵ出Vムe gb 令一・1命一huムロ一4up-開「nuｭ'Lｭpa-nし-より作成され、そのフローチャートを図 6 に示す。図において、まず P1C の 1/0 ポートの初期化を行この P1C には A/D 変換器が内臓されている関係フ。でI!O ポートの一部がディフォルトでアナログ入力になっている。そこでこれをディジタル 1/0 モードに変更し、 CPLD に対して瞬時パルスの trigger を出力する。その後は busy 信号が閉じられるまでメモリ内より1 桁づつの BCD データを取り出し、セグメントデータに変換して表示用の LED に出力し、 2 ms 時間を置いて次の桁に移る流れを繰り返している。ただし、最初のデータは 0 以外のデータを入力するまではブランキング制f卸を行っている。busy 信号が閉じると、瞬時に CPLD より 8 桁分のBCD データを P1C 内のメモリに入力し、終了すると2 、・・・・・......・...............................・......・M・........................・・・・・・・・・・H・H・H・H・....開始信号 trigger を CPLD へ出力する。表示部制御フローチャート図 6周波数カウンタの製作4 3. 最初に周波数カウンタ構成の中心である CPLD と PIC で使用するプログラムの動作および設計法について技術修得を行った 1) ， 2) 。CPLD へのプログラム書き込みは、 Xilinx 社が無料で提供している開発ツール fWebPACK ISEJ と昨年度の専門研修で製作したダウンロードケープ、ル (XCKIT HUMANDATA 社)を使用した。また、 PIC へのプログラム書き込みは、 2 年前の専門研修で製作した PIC ライターを使用した。つぎに、入力回路、カウンタ本体、表示制御部、表示部への出力ドライバを 1 枚の基板にレイアウFhu -ウトし実装を行った。また、表示部の 8 個の 7 セグメント LED および制御部、表示部への電源 (DC5V)はそれぞれ別の基板に実装を行い、最後に 3 枚の基板をケースの中に納めてそれぞれを結線して完成した。図 7 に製作した周波数カウンタを示す。図 7 製作した周波数カウンタ実装に関しては、専門研修歴 5 年間の経験を生かし短時間で完成することができたが、回路構成全体および単独素子 (CPLD、 PIC など)の動作原理の理解には意外と苦労した。これは、同メンバーで 5 年間にディジタル回路の基礎からハードウェア記述による大規模プログラマブル回路設計の基礎まで、研修内容を拡げすぎたことが起因していると考えられる。なお、各プログラムの理解および設計法については専門研修日に共同して技術修得行い、実習に関しては各自が空き時間を利用して製作を行った。4. あとがき今回の専門研修は参考文献のモデル回路を利用し、その回路動作原理、設計・製作方法の理解に努めた。すなわち、物づくりに最小限必要な最初の回路構成から設計、つぎに回路部品とレイアウトを行い、最後に製作して実験する技術者として一連の流れを各自が経験する研修を行った。今後は得られたデ、ィジタル回路関連の基礎技術修得を派遣先の職場で、応用技術として発揮していくことができれば、 5 年間同メンバーで、続けた専門研修は大いに有意義で、あったと考えられる。研修日程9 月 1 日 研修計画と役割分担9 月 8 日 購入物品・図書の検討、 íPIC 応用ガイドブ、ック j 輪読9 月 29 日 ~11 月 10 日(計 5 回) íVHDL によるハードウェア設計入門J 輪読と課題検討11 月 17 日 ~1 月 19 日(計 5 回) 周波数カウンタ回路の製作と動作原理の解析1 月 26 日， 2 月 1 6 日 研修報告原稿の検討と会計確認参考文献1 )後閑哲也 : PIC 応用ガイドブック、技術評論社 (2002)2) 後閑哲也 : PIC 活用ガイドブック、技術評論社 (2000)3) 長谷川裕恭 :VHDL によるハードウウェア設計入門、 CQ 出版社 (2002)4) 吉田たけお、尾知博:ディジタル回路設計、 CQ 出版社 (2002)5) 湯山俊夫 :ディジタル IC 回路の設計、 CQ 出版社 (1998)phu -

ワンチップ・マイコンを応用した制御回路設計の技術修得

https://u-fukui.repo.nii.ac.jp/record/25851/files/JJ_009_2004_011_016.pdf

ワンチップ・マイコンを応用した制御回路設計の技術修得

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