Vysoké učení technické v Brně. Fakulta informačních technologií
Abstract
Grafy toku dat jsou často používány při návrhu hardware. Jsou však vhodné také pro provádění hlubších analýz návrhů (např. funkční a formální verifikace). Simulátor prezentovaný v této práci vzniká jako podpůrný nástroj pro verifikační prostředí HADES. Cílem simulátoru je snížit potřebný čas a zvýšit kvalitu procesu verifikace. Pro efektivní provádění simulace byl navržen a implementován simulační algoritmus, který díky eliminaci nadbytečných vyhodnocení šetří výpočetní čas. Simulátor je vybaven několika výstupními rozhraními, která jsou připojena k simulačnímu jádru. První rozhraní poskytuje přímý výstup simulace v textové podobě. K němu existuje také interaktivní varianta, která dovoluje uživateli řídit běh simulace a manipulovat se stavem modelu. Třetí vytváří plnohodnotné uživatelské rozhraní určené pro vizualizaci průběhu simulace.Data-flow graphs are often used by hardware designers. Such graph representation is also very useful for performing deeper analysis of a design (including functional or formal verification). Simulator presented in this thesis is a support tool for verification environment HADES. The goal of the simulator is to decrease necessary time and increase quality of the verification process. To perform a simulation efficiently, a specific simulation algorithm which saves computation time by eliminating redundant evaluations has been introduced. The simulator is equiped with several output interfaces connected to a single simulation core. One output interface provides direct simulation output in text format. The second is also textual, but allows user to control the simulation. Finally, the third forms a graphical interface that visualizes simulation results.
