Gnani, Elena

Almae Matris Studiorum Campus

Soluzione della prova di Elettronica T-A  12 giugno 2014  1. Ipotizzando di conoscere il valore di Vss, n , p , Vtn e Vtp, tracciare l’andamento della tensione di uscita Vo in funzione della tensione di ingresso Vi [quindi Vo(Vi)] , dividendola in regioni corrispondenti alle regioni di funzionamento dei transistori. Notare che in questo schema Vi e Vo  [-Vss,+Vss]. Scrivere inoltre l’espressione della tensione iV~ per cui entrambi i transistori sono in saturazione.  In circuito è simile a un invertitore CMOS standard, con la sola differenza di avere –Vss al posto della massa sul source dell’nMOS. Le equazione costitutive risultano essere: (1) -Vss + Vgsn = Vi  Vgsn = Vi + Vss (2) -Vss + Vdsn = Vo  Vdsn = Vo + Vss (3) Vo + Vsdp = Vss  Vsdp=Vss - Vo (4) Vi + Vsgp = Vss  Vsgp = Vss – Vi (5) Idsn = Isdp Queste equazioni serviranno per determinare le regioni di funzionamento dei transistor. Il Transistor nMOS è spento quando Vgsn  Vtn quindi Vi + Vss  Vtn  Vi  -Vss +Vtn. E’ poi in regione di saturazione quando Vgsn – Vtn  Vdsn quindi Vi + Vss – Vtn  Vo + Vss. Vss si semplifica e rimane Vo ≥ Vi – Vtn. Il transistore pMOS si comporta in maniera identica al caso di un invertitore standard. Quindi il PMOS è spento per Vsgp  Vtp  Vi ≥ Vss – Vtp. Quando acceso, è in regione di saturazione quando Vsgp – Vtp  Vsdp  Vss – Vi – Vtp  Vss – Vo  Vo  Vi + Vtp.  La iV~si calcola uguagliando le correnti dei transistori in regione di saturazione Idsn=Isdp. Svolgendo i passaggi si ottiene:    2222VtnVssViVtnVgsnI nndsn      2222VtnViVssVtpVsgpI ppsdp      pnpnpniVtnVtpVssV11~ La iV~ risulta positiva o negativa a seconda dei valori di n , p , Vtn e Vtp. Diventa nulla se i parametri dei due transistor sono uguali. Quindi il grafico della caratteristica statica risulta essere (avendo ipotizzato Vtp > Vtn):  Quando l’nMOS è spento Idsn=Isdp=0 quindi Vsdp=0 visto che in regione lineare l’unico punto in cui la  caratteristica Isdp(Vsdp) è nulla, è per Vsdp=0. Quindi  dall’eq. (3) risulta Vo=Vss. Quando il pMOS è spento per lo stesso ragionamento deve essere Vdsn=0. Dalla equazione (2) risulta quindi Vo = -Vss. Per trovare la Vo(Vi) nelle altre due regioni bisogna uguagliare le correnti, che saranno una di saturazione e una lineare a seconda che ci si trovi nella zona verde o rosa della figura. 2. Calcolare l’espressione minima SP della funzione F, e realizzarla in logica dinamica.        )( cbaabaddacbF   Trasformando l’espressione a NAND si ottiene       )( cababaddabcF   = cabdadbabcdabcF  .  Inserendo gli uni corrispondenti a questa espressione in una mappa di Karnaugh   ab\cd 00 01 11 10 00 1 0 0 1 01 1 0 1 1 11 1 1 1 1 10 1 0 0 1 Raggruppando a forma minima si ottiene  dabbcF   Quindi la realizzazione in logica dinamica è riportata qui a fianco    3. Considerare il circuito in figura. Calcolare l’espressione minima SP per U, funzione di A, B ed EN. Il circuito sfrutta l’idea di mandare in alta impedenza X e Y in maniera separata a seconda del valore di EN. X e Y non sono mai in alta impedenza contemporaneamente. In questo modo l’uscita U non risulta mai in alta impedenza.  Con EN=1 il nodo Y è in alta impedenza mentre AX  . Con EN=0 il nodo X è in alta impedenza mentre BY  . Possiamo riempire la tabella seguendo queste relazioni   BENAENU   EN\AB 00 01 11 10 0 1 0 0 1 1 1 1 0 0 4. Realizzare la funzione cabdF   in logica Fully CMOS. Considerando di avere Vss= 1 V, Vtn= Vtp = 0.2 V,  ’n= 60 mA/V2 e ’p= 20 mA/V2, e (W/L)n=1 calcolare quanto deve essere (W/L)p per avere nel caso peggiore r = f (determinati considerando il 90% e 10% di Vss).   Nel caso peggiore la scarica del condensatore avviene attraverso 2 transistor nMOS quindi nella formula di f si dovrà usare   neqn  2/1 . La carica avviene invece attraverso 3 transistor pMOS quindi nella formula di r si dovrà usare   peqp  3/1 . Visto che la soglia dei due transistor è uguale e la variazione di tensione Per avere r = f  deve essere eqpeqn    quindi (1/3) p =(1/2) n .  Quindi p = 3/2 n . Sapendo  che nn   ’(W/L)n e pp   ’(W/L)p  si ottiene: nnpnnp LWLWLWLW5,432323 Determinare inoltre il valore massimo che la capacità di carico in uscita CL può assumere affinché nel caso peggiore f   1 ps.  Il valore massimo di CL si calcola ricordando che    ololtnsstnsstntnsseqnLfVVVVVVVVVC 2log2112  con Vol=10%Vss=0,1 V e eqn .= 30 mA/V2.      ololtnsstnsstntnssfeqnLVVVVVVVVVC2log2112/  = 7.48 fF 5. Calcolare il valore che deve assumere la capacita Cs di una cella DRAM affinchè la V letta sulla bitline BL sia 150 mV se Vss= 2 V, Vpre= Vss/2 e CBL = 10-12 F (capacità della BL). Ricordando che nella lettura di una cella DRAM  BLssssBLssprecCCCVCCCVVV2 a seconda che nella cella sia immagazzinato uno 0 o un 1, basta invertire l’espressione precedente per ottenere Cs.  ssBLsssVVCVVC212= 0.176 pF 

Soluzione del compito del 12 giugno 2014

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