학위논문 (석사) -- 서울대학교 대학원 : 공과대학 전기·정보공학부, 2021. 2. 정덕균.This thesis presents design techniques for All-Digital Phase-Locked Loop (ADPLL)
assisting the automotive CMOS image sensor (CIS) interface. To target Gear 3
of the automotive physical system, the proposed AD-PLL has a wide operation range,
low RMS jitter, and high PVT tolerance characteristics.
Detailed analysis of the loop dynamics and the noise analysis of AD-PLL are
done by using Matlab and Verilog behavioral modeling simulation before an actual
design. Based on that analysis, the optimal DLF gain configurations are yielded, and
also, accurate output responses and performance are predictable. The design techniques
to reduce the output RMS jitter are discussed thoroughly and utilized for actual
implementation.
The proposed AD-PLL is fabricated in the 40 nm CMOS process and occupies
an effective area of 0.026 mm2. The PLL output clock pulses exhibit an RMS jitter of
827 fs at 2 GHz. The power dissipation is 5.8 mW at 2 GHz, where the overall supply
voltage domain is 0.9 V excluding the buffer which is 1.1 V domain.본 논문에서는 자동차 CMOS 이미지 센서 (CIS) 인터페이스를 지원하
는 AD-PLL 을 제안한다. Automotive Physical 시스템의 Gear 3 를 지원하기
위해 제안된 AD-PLL 은 1.5 GHz 에서 3 GHz 의 동작 주파수를 가지며, 낮
은 RMS Jitter 및 PVT 변화에 대한 높은 둔감성을 갖는다.
설계에 앞서서 Matlab 및 Verilog Behavioral Simulation 을 통해 Loop system
의 역학에 대한 자세한 분석 및 AD-PLL 의 Noise 분석을 수행하였고,
이 분석을 기반으로 최적의 DLF gain 과 정확한 출력 응답 및 성능을 예측
할 수 있었다. 또한, 출력의 Phase Noise 와 RMS Jitter 를 줄이기 위한 설계
기법을 자세히 다루고 있으며 이를 실제 구현에 활용했다.
제안된 회로는 40 nm CMOS 공정으로 제작되었으며 Decoupling Cap 을
제외하고 0.026 mm2 의 유효 면적을 차지한다. 측정된 출력 Clock 신호의
RMS Jitter 값은 2 GHz 에서 827 fs 이며, 총 5.8 mW의 Power 를 소비한다. 이
때, 전체적인 공급 전압은 0.9 V 이며, Buffer 의 Power 만이 1.1 V 를 사용하
였다.ABSTRACT I
CONTENTS II
LIST OF FIGURES IV
LIST OF TABLES VII
CHAPTER 1 INTRODUCTION 1
1.1 MOTIVATION 1
1.2 THESIS ORGANIZATION 3
CHAPTER 2 BACKGROUND ON ALL-DIGITAL PLL 4
2.1 OVERVIEW 4
2.2 BUILDING BLOCKS OF AD-PLL 7
2.2.1 TIME-TO-DIGITAL CONVERTER 7
2.2.2 DIGITALLY-CONTROLLED OSCILLATOR 10
2.2.3 DIGITAL LOOP FILTER 13
2.2.4 DELTA-SIGMA MODULATOR 16
2.3 PHASE NOISE ANALYSIS OF AD-PLL 20
2.3.1 BASIC ASSUMPTION OF LINEAR ANALYSIS 20
2.3.2 NOISE SOURCES OF AD-PLL 21
2.3.3 EFFECTS OF LOOP DELAY ON AD-PLL 24
2.3.4 PHASE NOISE ANALYSIS OF PROPOSED AD-PLL 26
CHAPTER 3 DESIGN OF ALL-DIGITAL PLL 28
3.1 DESIGN CONSIDERATION 28
3.2 OVERALL ARCHITECTURE 30
3.3 CIRCUIT IMPLEMENTATION 32
3.3.1 PFD-TDC 32
3.3.2 DCO 37
3.3.3 DIGITAL BLOCK 43
3.3.4 LEVEL SHIFTING BUFFER AND DIVIDER 45
CHAPTER 4 MEASUREMENT AND SIMULATION RESULTS 52
4.1 DIE PHOTOMICROGRAPH 52
4.2 MEASUREMENT SETUP 54
4.3 TRANSIENT ANALYSIS 57
4.4 PHASE NOISE AND SPUR PERFORMANCE 59
4.4.1 FREE-RUNNING DCO 59
4.4.2 PLL PERFORMANCE 61
4.5 PERFORMANCE SUMMARY 65
CHAPTER 5 CONCLUSION 67
BIBLIOGRAPHY 68
초 록 72Maste
