En esta comunicación se presenta la realización de una práctica de la
asignatura Estructura de Computadores de primer curso de Ingeniería
Informática en la que introduce el uso de dispositivos programables. En
dicha práctica se realiza un multiplicador secuencial 4x4, diseñándolo con la
herramienta ISE WebPack de Xilinx e implementándolo con placas de
desarrollo de Xilin

Baena Oliva, María del Carmen

Jiménez Fernández, Carlos Jesús

Ostúa Arangüena, Enrique

Valencia Barrero, Manuel

Spanish

idUS. Depósito de Investigación Universidad de Sevilla

INTRODUCCIÓN DE DISPOSITIVOS PROGRAMABLES EN PRÁCTICAS DE LABORATORIOCarlos J. Jiménez, Carmen Baena, Manuel Valencia, Enrique OstúaUniversidad de Sevilla - Instituto de Microelectrónica de Sevilla.En esta comunicación se presenta la realización de una práctica de laasignatura Estructura de Computadores de primer curso de IngenieríaInformática en la que introduce el uso de dispositivos programables. Endicha práctica se realiza un multiplicador secuencial 4x4, diseñándolo con laherramienta ISE WebPack de Xilinx e implementándolo con placas dedesarrollo de Xilinx.1. IntroducciónEn esta comunicación se presenta una propuesta de implementación práctica para la docencia dediseño lógico usando tecnología compleja, con orientación a la nueva estructura de créditos europeosECTS y para un curso universitario inicial en diseño digital. Este trabajo surge, por una parte, al teneren cuenta que la cuantificación del ECTS se nutre de actividades múltiples (docencia teórica y aplicada,trabajo personal del alumno, etc.), centrándose en las prácticas de laboratorio por ser el aspecto másinnovador, y, por otra, al considerar los avances de la tecnología en el campo del diseño digital con suindudable crecimiento de complejidad. Este aumento de complejidad en la tecnología afectadirectamente, entre otros, a los siguientes aspectos: el propio sistema digital, el uso de herramientas dediseño, la tecnología de implementación del sistema electrónico y el entorno de test adecuado.La propuesta que presentamos en este trabajo persigue que un alumno de un curso inicial en diseñodigital sea capaz de recorrer, en una única sesión de laboratorio de dos horas de duración, todo elproceso de diseño digital avanzado sobre FPGA para implementar un multiplicador secuencial ycomprobar su funcionamiento real (no simulado). Esto requiere diversas actividades docentes:enseñanza-aprendizaje teórica en el aula, aplicación al circuito bajo estudio, desarrollado de trabajopersonal por el alumno y preparación de diseños por los profesores. Esta propuesta, en nuestro casoparticular, se lleva a cabo con éxito en el segundo cuatrimestre del primer curso de las titulaciones deInformática.Los objetivos perseguidos son múltiples. En primer lugar, conceptualmente está centrada en unaestructura de multiplicación digital (sumas y desplazamientos a la derecha) cuyo uso, aunqueconsolidado a nivel científico, no forma parte de la materia habitual de los cursos de grado sobre“diseño digital” [1]. En segundo lugar, como diseño práctico de un sistema digital a nivel RT, es unejemplo de no muy alta complejidad para practicar con una estructura de datos y control. En tercerlugar, el alumno adquirirá experiencia cuasi-profesional al diseñar un sistema digital usando unaherramienta comercial avanzada. Por último, el alumno podrá testar el sistema diseñado mediante unaplaca de desarrollo específica, comprobando tanto su operación global entrada-salida como laoperación ciclo a ciclo.En lo que sigue se describe, en primer lugar el comportamiento del multiplicador secuencial asícomo los distintos componentes en los que se ha dividido. A continuación se describen brevemente losconceptos teóricos explicados en las clases de aula necesarios para la realización de la práctica. Se siguecon la descripción de las tareas a realizar por el alumno, tanto de preparación de la práctica como derealización en el laboratorio. Finalmente se extraen algunas conclusiones.2. Descripción del multiplicador secuencialEl multiplicador secuencial es un sistema digital que realiza la multiplicación de dos números, ennuestro caso de cuatro bits, mediante una sucesión de sumas y desplazamientos. El tamaño delmultiplicador se ha limitado a palabras de 4 bits por placa debido, únicamente, al tamaño de la placa deprueba. El esquema de funcionamiento que sigue este tipo de multiplicadores se muestra en la figura 1.Para su diseño, se ha dividido el circuito completo en tres bloques: una unidad de datos, una unidadde control y un circuito denominado CGXS (figura 2). La unidad de datos se encarga del manejo de losdatos a multiplicar, su almacenamiento, sumas, desplazamientos, etc. La unidad de control genera lasseñales que controlan el funcionamiento de la unidad de datos y el circuito CGXS es el encargado de lageneración de la señal de comienzo para la unidad de control. La señal generada por el circuito CGXS,denominada XSCICLO, es una señal de un pulso a ‘1’ durante un ciclo de reloj generada a partir de laactivación de la señal START que es una señal activa en alto pero con una duración de un númeroindeterminado de ciclos de reloj. Con objeto de que la práctica sea abordable en el tiempo que losalumnos están en el laboratorio, el bloque de datos y el bloque CGXS les serán dados al alumno yadiseñados, de forma que éste únicamente tenga que diseñar el bloque de control. Para la realización deeste diseño se le impone que emplee para la codificación de los estados un algoritmo “one-hot”, esdecir, un biestable por cada estado.Figura 1.  Algoritmo de multiplicación basados en sumas y desplazamientos a la derechaA3 A2 A1 A0B3 B2 B1 B0A0.B0A1.B0A2.B0A3.B0  P10 A1.B0A2.B0A3.B0A0.B1A1.B1A2.B1A3.B1P10Desplazamiento a la derecha del primer producto parcial=P11=P12=P13=Obtención del primer producto parcial  (A3-0 x  B0)+P20P21P22P23 Obtención del segundo producto parcialP20P21P22P23 Desplazamiento a la derecha del segundo producto parcialA0.B2A1.B2A2.B2A3.B2+P30P31P32P33 Obtención del tercer producto parcialP30P31P32P33 Desplazamiento a la derecha del tercer producto parcialA0.B3A1.B3A2.B3A3.B3+P40P41P42P43 Obtención del cuarto producto parcialResultado final: P40P41P42P43 P30 P20 P10Cout2Cout2Cout3Cout3Cout4P40P41P42P43Cout4 Desplazamiento a la derecha del cuarto producto parcialCout4Cout1=0Cout1El funcionamiento global de este multiplicador es el siguiente. La primera vez que se dispone amultiplicar, el usuario deberá realizar un reset del sistema activando la señal destinada a ello(RESETA). Posteriormente, activará la señal START dando así un ‘1’ lógico al circuito CGXS, el cualproporciona la señal de comienzo para el controlador, XSCICLO. Una vez que el controlador recibe un‘1’ por su línea de entrada, XSCICLO va proporcionando, ciclo a ciclo de reloj, las señales de controlque necesita cada elemento de la unidad de datos. Estas señales son las que gobiernan la carga y eldesplazamiento de los registros en los que se almacenan los datos de entrada así como los datos en losque se van almacenando los distintos productos parciales.La estructura del circuito de la unidad de datos, se muestra en la figura 3, Está formada por tresregistros (A, SUMH y SUML), un sumador paralelo de 4 bits y un contador módulo 4 (CONT). Latabla de descripción de cada uno de estos bloques se muestra en la figura 4.Para la realización de la multiplicación siguiendo el algoritmo de sumas y desplazamientosmostrado anteriormente, en el bloque de datos se siguen los siguientes pasos: tras una carga en paralelode los datos A y B en los registros A y SUML respectivamente, se procede a analizar cuál es el bitmenos significativo de B (SUML[0]). Según sea ‘0’ o ‘1’, se realiza una suma del dato de A con el datopresente en un tercer registro (SUMH) destinado a almacenar los productos parciales de lamultiplicación. Tras la carga de la suma, en su caso en SUMH, se realiza una operación dedesplazamiento a la derecha de los registros SUMH y SUML. Así, SUMH desplaza su bit LSB a SUMLdado que en la próxima operación de suma para la obtención del siguiente producto parcial, este bit nodebe sumarse sino que pasa a convertirse en el siguiente bit del resultado, resultado que se vaalmacenando en el registro SUML. Este proceso se realizará 4 veces, ya que el dato B posee 4 bits. Paraello, se ha dispuesto de un contador módulo-4 y será la señal de acarreo de este contador la que indiqueen fin de la multiplicación. El resultado final de la operación quedará guardado en los registros SUMHy SUML.El último bloque que queda por especificar de nuestro sistema es CGXS. Consiste en un circuitoque, a partir de la activación de una señal START a ‘1’ lógico, proporciona un pulso positivo deexactamente un ciclo de reloj de duración (XSCICLO). El circuito que lo implementa se muestra en lafigura 5 (a), En la parte (b) de dicha figura se muestra un diagrama temporal con el comportamiento desus señales. En este diagrama temporal se observa que la activación de RESETA pone a ‘0’ losbiestables, incluido el asíncrono (qSR= ‘0’). Cuando se activa START el biestable asíncrono almacenaun ‘1’ (qSR= ‘1’), valor que ya no abandonará hasta que se termine la operación activando FIN.(Obviamente también se borrará si se activa RESETA). Una vez que qSR= ‘1’ el primer ciclo de CLKhará que ese ‘1’ se traslade a XSCICLO, pero sólo durante un ciclo de CLK.Unidad de datosUnidad de controlseñales de controlseñales de estadoABA*BXSCICLOCGXSRESETASTARTCLKCLKFigura 2. Representación a nivel de bloques del multiplicador implementado en el CI.448CLKRESETARLCECLKA[4]RLCECLKSUMH[4]LEFTSLI = 0RLCECLKSUML[4]LEFTSLI = 0SUMH[0]CLSINCRWSUMLCESUML0CLSINCRWSUMHCESUMH0CLSINCRWA0R qCLKDinCECLSINCRCEBBLESumador 4 bitsDATB[3:0]DATA[3:0]SUML[0]SUML[3:0]SUMH[3:0]RCECLSINCRCECONTCin = 0CoutOvfCY&SUML[0]SLI = 044444 444IN INCONTFigura 3. Unidad de datos del multiplicador secuencial.SRI SRI Registro A:R L CE operación0 0 0 A ← A1 - - A ← 00 1 - A ← DATA[3:0]0 0 1 A ← SHL(A, SLI)Registros R (SUMH, SUML): R L CE LEFT operación0 0 0 0 R ← R1 - - - R ← 00 1 - - R ← IN0 0 1 0 R ← SHR(R, SRI)0 0 1 1 R ← SHL(R, SLI)Biestable D (DBBLE):R CE operación1 - DBBLE ← 00 0 DBBLE ← DBBLE0 1 DBBLE ← DinContador módulo-4 (CONT)R CE operación1 - CONT ← 00 0 CONT ← CONT0 1 CONT ← CONT+1Figura 4. Descripción de los registros que forman la unidad de datos del multiplicador.3. Tareas en aulaAntes de exigirle al alumno la realización del estudio teórico, ha habido que proporcionarle, enlas clases de aula, los conocimientos necesarios para su realización. En estas clases sedesarrolla la teoría de diseño lógico a nivel RT para sistemas con ruta de datos y controlmediante cartas ASM y el diseño de dichos sistemas empleando un biestable por estado. Estateoría se aplicará en clases de problemas al diseño de la ruta de datos del multiplicador secuencialobjeto de la práctica usando los componentes con los que será implementado posteriormente [2].Muchos de los sistemas digitales secuenciales pueden diseñarse separando entre sus componentesuna ruta de datos y una unidad de control. El diseño de estos sistemas puede hacerse, además de por elmétodo clásico de diagramas de estado, usando el llamado “Algoritmo de Máquina de Estados” (eninglés Algotithmic State Machine, ASM). Este algoritmo especifica mediante un diagrama de flujo lospasos del procedimiento y los caminos de decisión. Al ser un diagrama de flujo para un algoritmohardware debe tener unas características especiales que liguen de cerca el desarrollo hardware delalgoritmo.El diagrama ASM contiene tres elementos básicos: la caja de estado, la caja de decisión escalar y lacaja de salida condicional. Un estado en la secuencia de control se indica mediante una caja de estado,que se dibuja como un rectángulo y que contiene una operación de transferencia de registro o señales desalida que se activan cuando la unidad de control está en un determinado estado. La caja de decisiónescalar describe el efecto de una entrada en el control. Tiene la forma de un rombo con dos caminos de> 1> 1RESETASTARTDRCq1 &1CLKFINXSCICLOqSRDRCq2RESETASTARTqSRq1CLKFINq2TCLKXSCICLOFigura 5. Bloque CGXS, (a) Esquemático, (b) Comportamiento temporal.(a)(b)salida. La condición de entrada es una variable binaria de entrada o una expresión booleana quedepende únicamente de las entradas.El tercer elemento, la caja de salida condicional es exclusiva del diagrama ASM. Tiene una formaovalada que la diferencia de la caja de estados. El camino de entrada a una caja de salida condicional,procedente de una caja de estado, debe pasar a través de una o más cajas de decisión. Si la condiciónespecificada en el camino, a través de las cajas de decisión que conducen de una caja de estado a unacaja de salida condicional, se cumple, se activan las transferencias de registros o salidas enumeradasdentro de la caja condicional.4. Tarea a realizar por el alumno: estudio teóricoUna vez estudiado el funcionamiento del multiplicador secuencial, cada alumno debe realizar,antes de acudir al laboratorio de prácticas, la carta ASM de la unidad de control y el circuito que laimplemente utilizando para los estados una codificación “one-hot” (un biestable por cada estado).El comportamiento del bloque de control es el siguiente: su ciclo de funcionamiento comienza conla espera en la activación de la señal XSCICLO. La primera actuación consiste en la activación de laseñal CLSINR (clear de los registros del bloque de datos). Una vez realizado el clear se produce laactivación de las señales de carga de los registros con los datos a multiplicar (WA y WSUML). A partirde aquí comienza el proceso de realización de las operaciones de multiplicación. Las señales a generarson CEEBLE (activación de la acumulación del acarreo) y WSUMH (activación de la carga). El últimopaso es la realización del desplazamiento de los registros. Este proceso se realiza mientras no se activela señal CY (salida de acarreo del contador módulo 4 del bloque de datos). La carta ASM queimplementa este comportamiento se muestra en la figura 6.A partir de esta carta ASM se obtiene el diseño del circuito en base a biestables y puertas lógicasque se muestra en la figura 7, donde se ha tenido en cuenta la condición de utilizar un biestable por cadaestado.D1q1RCD2q2RCXSCICLOCLKRESETACLSINCR>1D3q3RC&SUML[0]WSUMHWSUMLWA CEBBLED4q4RC&&1CYCESUMHCESUMLFINFigura 7. Esquemático de la unidad de control.5. Tarea a realizar por el alumno: trabajo en el laboratorioEn el laboratorio, el alumno deberá introducir el diseño de la unidad de control realizada en elestudio teórico en la herramienta de Xilinx ISE WebPack [3] para su programación en una FPGA. Parasimplificar el diseño, dispone de antemano del diseño del multiplicador 4x4 salvo del diseño de launidad de control. El alumno deberá introducir el esquemático de la unidad de control y simular elcircuito completo. En la figura 8 se muestra una captura del esquemático del multiplicador 4x4. En ellatodos los bloques han sido descritos en VHDL. Además de los bloques propios del multiplicador se hanintroducido dos bloques, “controladorleds” y “controlador7seg” que sirven para mostrar las señales desalida del multiplicado en los leds y el display siete segmentos de la placa de desarrollo. De esta formalos datos a multiplicar son introducidos utilizando los conmutadores que tiene la placa. algunas de lasseñales internas son visualizadas utilizando leds y los datos de entrada así como la salida se visualizanutilizando los displays 7-segmentos.DBBLE ← Cout. SUML[0]CEBBLESUML[0]SUMH ¨ A + SUMHWSUMH1 0SUMH ← SHR(SUMH, qDBBLE), SUML ← SHR(SUML,SUMH[0]), CESUMH CESUMLCONT ← CONT + 1CECONTFIN10 CYXSCICLOA ← 0, SUMH ← 0, SUML ← 0, CONT ← 0, DBBLE ← 0 CLSINRA ← DATA[3:0], SUML ← DATB[3:0]WA WSUML10a S0S0S1S2S3S4Figura 6. Carta ASM de la unidad de control.6. ConclusionesEsta experiencia se ha desarrollado con mucho éxito en el curso 2004/2005. Los alumnos terminantoda la experiencia en dos horas y salen muy motivados e ilusionados tanto por ‘haber manejado’ laherramienta de Xilinx, la FPGA y la placa de desarrollo, como por haber comprobado que elmultiplicador funciona según los datos y señales de control estudiados teóricamente.Referencias[1] Alberto Molina, Sergio Díaz, Jose I. Escudero, “Estructura y Tecnología de Computadores”, Ed. Panella, 2004.[2] Morris Mano, Charles Kime, “Fundamentos de Diseño Lógico y Computadoras”, Pearson Educación, 2005.[3] Xilinx ISE WebPack: www.xilinx.comFigura 8. Esquemático del multiplicador en la herramienta de Xilinx.

Introducción de dispositivos programables en prácticas de laboratorio

https://idus.us.es/bitstream/11441/131560/1/2006S1N02.pdf

Introducción de dispositivos programables en prácticas de laboratorio

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