Power-Clock-Gating in adiabatischen Logikschaltungen

Abstract

In statischen CMOS-Schaltungen wird Clock-Gating verwendet, um inaktive Schaltungsgruppen abzuschalten und damit dynamische Verluste zu reduzieren. Leckströme gewinnen in den neuen Technologien zunehmend an Bedeutung, und statische Verluste treten auf, die durch Power-Gating reduziert werden. Da adiabatische Logik eine getaktete Versorgungsspannung benutzt, kann hier mittels eines einzigen Switches sowohl ein Clock- als auch ein Power-Gating implementiert werden. Da der Switch auch die Verluste im eingeschalteten Zustand erhöht, muss ein besonderes Augenmerk auf die Auswahl und die Dimensionierung des Switches gelegt werden. Dieser Artikel zeigt die Grundlagen des Power-Clock-Gatings (PCG) in adiabatischer Logik, Betrachtungen zur Auswahl der geeigneten Switchtopologie und Vorschriften für die Dimensionierung des Switches. Des weiteren wird auf die Auswirkungen des PCG auf den Oszillator eingegangen