Thermal effects in advanced Si-MOSFETs

Abstract

La technologie CMOS atteint désormais des dimensions de l’ordre de 10nm et en deçà. Chercheurs et industriels tentent aujourd’hui de repousser les limites physiques imposées par cette réduction d’échelle, en agissant sur différents leviers technologiques afin d’améliorer les performances des dispositifs sans avoir à réduire davantage les dimensions. De nouvelles architectures de transistors ont ainsi été introduites, comme par exemple les transistors planaires à film mince (FDSOI), ou encore les transistors à grilles multiples (TriGate, FinFETs,…). L’intégration de nouveaux matériaux semiconducteurs (III-V, matériaux 2D…) est également envisagée pour les noeuds technologiques plus avancés (≲7nm), afin de maintenir les performances électriques. Une alternative à ce schéma est cependant envisageable avec l’intégration 3D séquentielle (baptisée CoolCubeTM, voir figure) [1]. Cette intégration consiste à fabriquer séquentiellement deux niveaux de transistors, les niveaux étant connectés en même temps que le process des transistors. Cette intégration permet d’obtenir une grande densité de transistors grâce à l’utilisation de la troisième dimension (verticale). Cette technologie requiert cependant le développement de procédés de fabrication à basse température pour l’étage supérieur des transistors afin de préserver les performances des transistors de l’étage inférieur.La thèse proposée s’inscrit dans ce contexte, en se concentrant sur l’étude des propriétés électriques de ces dispositifs 3D (étage supérieur et inférieur, influence mutuelle des deux niveaux de transistors) afin d’optimiser le fonctionnement de ceux-ci.Objectifs de la thèse: l’objectif principal est l’étude des propriétés électriques des transistors MOS CoolCube fabriqués au Léti, avec un focus particuliers sur le transport dans le canal et la fiabilité associée aux performances.Le travail demandé est en grande partie expérimental, basé sur des mesures électriques de transistors.A partir de ces différentes mesures, on cherchera, outre l’évaluation des performances générales de ces transistors, à étudier la mobilité des porteurs du canal dans les transistors haut (bas budget thermique) et bas (budget thermique additionnel), l’effet d’auto-échauffement (lié aux films minces et au volume réduit du canal) à chaque étage et celui induit par le fonctionnement d’un étage sur l’autre. On s’intéressera également à évaluer la fiabilité de chaque étage de transistors, en lien avec les autres caractéristiques électriques et les procédés technologiques utilisés.CMOS technology has now reached the size of about 10 nm and below. Researchers and manufacturers are now trying to push the physical limits imposed by scaling down, by acting on different technology levers to improve device performance without further reduce dimensions. New transistor architectures have been introduced, such as planar thin film transistors (FDSOI) or the multi-gate transistors (Trigate, FinFETs, ...). The integration of new semiconductor materials (III-V materials ... 2D) is also being considered for advanced technology nodes (≲7nm) to maintain electrical performance. An alternative to this scheme, however, is possible with sequential 3D integration (called CoolCubeTM see figure) [1]. This integration is to sequentially produce two levels of transistors, the levels being connected at the same time that the process of the transistors. This integration provides a high density of transistors through the use of the third dimension (vertical). However, this technology requires the development of low-temperature manufacturing processes for the upper stage of the transistors in order to maintain the performance of the transistors of the lower floor.The proposed thesis is in this context, focusing on the study of electrical properties of these 3D devices (upper and lower floor, mutual influence of the two levels of transistors) to optimize the operation thereof.Objectives of the thesis: the main objective is the study of electrical properties of MOS transistors manufactured CoolCube Leti, with a special focus on transport in the channel and reliability associated with the performance.The job is largely experimental, based on electrical measurements of transistors.From these measures, we will seek, in addition to assessing the overall performance of these transistors, to study the carrier mobility of the channel in the top transistors (low thermal budget) and down (additional thermal budget), the effect of self-heating (related to thin films and the reduced volume of the channel) on each floor and that induced by the operation of a stage on the other. It will also focus on assessing the reliability of each stage transistors, linked with other electrical characteristics and technological processes used.The thesis will be carried out in the laboratory of electrical characterization (LCTE) Silicon Components department Leti, in close collaboration with the laboratory 'integration-die' (LiCl)