У дисертацији су предложена брза, флексибилна и хардверски ефикасна решења за
кодовање и декодовање изузетно нерегуларних кодова са проверама парности мале густине
(енгл. low-density parity-check, LDPC, codes) захтевана у савременим комуникационим
стандардима.
Један део доприноса дисертације је у новој делимично паралелној архитектури LDPC
кодера за пету генерацију мобилних комуникација. Архитектура је заснована на
флексибилној мрежи за кружни померај која омогућава паралелно процесирање више делова
контролне матрице кратких кодова чиме се остварује сличан ниво паралелизма као и при
кодовању дугачких кодова. Поред архитектуралног решења, предложена је оптимизација
редоследа процесирања контролне матрице заснована на генетичком алгоритму, која
омогућава постизање великих протока, малог кашњења и тренутно најбоље ефикасности
искоришћења хардверских ресурса.
У другом делу дисертације предложено је ново алгоритамско и архитектурално решење
за декодовање структурираних LDPC кодова. Често коришћени приступ у LDPC декодерима
је слојевито декодовање, код кога се услед проточне обраде јављају хазарди података који
смањују проток. Декодер предложен у дисертацији у конфликтним ситуацијама на погодан
начин комбинује слојевито и симултано декодовање чиме се избегавају циклуси паузе
изазвани хазардима података. Овај приступ даје могућност за увођење великог броја степени
проточне обраде чиме се постиже висока учестаност сигнала такта. Додатно, редослед
процесирања контролне матрице је оптимизован коришћењем генетичког алгоритма за
побољшане перформансе контроле грешака. Остварени резултати показују да, у поређењу са
референтним решењима, предложени декодер остварује значајна побољшања у протоку и
најбољу ефикасност за исте перформансе контроле грешака.The dissertation proposes high speed, flexible and hardware efficient solutions for coding and
decoding of highly irregular low-density parity-check (LDPC) codes, required by many modern
communication standards.
The first part of the dissertation’s contributions is in the novel partially parallel LDPC
encoder architecture for 5G. The architecture was built around the flexible shifting network that
enables parallel processing of multiple parity check matrix elements for short to medium code
lengths, thus providing almost the same level of parallelism as for long code encoding. In addition,
the processing schedule was optimized for minimal encoding time using the genetic algorithm. The
optimization procedure contributes to achieving high throughputs, low latency, and up to date the
best hardware usage efficiency (HUE).
The second part proposes a new algorithmic and architectural solution for structured LDPC
code decoding. A widely used approach in LDPC decoders is a layered decoding schedule, which
frequently suffers from pipeline data hazards that reduce the throughput. The decoder proposed in
the dissertation conveniently incorporates both the layered and the flooding schedules in cases when
hazards occur and thus facilitates LDPC decoding without stall cycles caused by pipeline hazards.
Therefore, the proposed architecture enables insertion of many pipeline stages, which consequently
provides a high operating clock frequency. Additionally, the decoding schedule was optimized for
better signal-to-noise ratio (SNR) performance using genetic algorithm. The obtained results show
that the proposed decoder achieves great throughput increase and the best HUE when compared
with the state of the art for the same SNR performance
