Enhancing Testability of System on Chips Using Network Management Protocols

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Towards a More Precise Network Management Through Electronic Design

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Hierarchical Interfaces For Hardware/software Systems

Competent design of hierarchical interfaces for hardware/software systems needs the convergence of three concurrent research directions: the study of hierarchy types, the intelligent communication between different domains, the formalization of verification/test. We aim to extend the theory of hierarchy types, in order to integrate communication properties as well as correctness and testability, to suit the behavioral specification of today's complex system design. The high level approach of these problems permits the intervention of an intelligent agent for adapting techniques, models or methods to the particular design: a designer, assisted by man-machine dialog interface, or an artificial intelligence system. Behavioral design-for-testability offers a good startup. Testability measures the difficulty of test; it is used in this paper to emphasize the high-level strategy. Design-for-testability techniques (full and partial scan, test point insertion or builtin self-test) increase the fault coverage and reduce the test generation time; as they aim to modify the system's specification to improve testability, performing them at higher levels of the design hierarchy reduces the complexity of their generation and application. An intelligent use of the acquired knowledge on design for communication, verification and testability is enabled

Hardware-based Network Management Framework for Monotoring and Testing of System-On-Chips

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Performance Evaluation of Distributed Diagnosis Algorithms in Parallel Systems

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Diagnostic des architectures parallèles : un état de l'art

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Amélioration de testabilité de systèmes intégrés à base de protocoles d'administration réseau

AVEC LES PROGRES LIES A LA DENSITE D'INTEGRATION ET A L'UTILISATION DE BLOCS PRECONÇUS, LE TEST DES SYSTEMES SUR PUCE (SOC) DOIT FAIRE FACE A DE NOUVEAUX PROBLEMES. MEME SI LES SOCS SONT DES SYSTEMES COMPLEXES, ILS SONT MALGRE TOUT DESTINES A ETRE INTEGRES SUR DES CARTES CONSTITUANT DES SYSTEMES ELECTRONIQUES COMPLEXES. CES DERNIERS, TELLES QUE LES INFRASTRUCTURES DE TELECOMMUNICATIONS, SONT SOUVENT CONNECTES AUX RESEAUX ET LEURS SOUS-SYSTEMES PEUVENT ETRE REPARTIS GEOGRAPHIQUEMENT. CE GENRE DE SYSTEMES REQUIERT DE NOUVELLES APPROCHES DE TEST ET LEURS SOUS-SYSTEMES PEUVENT ETRE DE DIFFERENTS TYPES, EXIGEANT AINSI DIFFERENTES METHODES DE TEST ET DE SURVEILLANCE. POUR UN RESEAU TCP/IP, IL SERAIT UTILE D'ADMINISTRER NON SEULEMENT LES NŒUDS DE BASE DU RESEAU MAIS EGALEMENT SON ELECTRONIQUE. CE TRAVAIL DE THESE DECRIT UNE ARCHITECTURE DE TEST DENOMMEE SNMP/P1500 DONT LE BUT EST DE MINIMISER LE COUT GLOBAL DU TEST DES SOCS. CETTE ARCHITECTURE EST BASEE SUR UNE NOUVELLE APPROCHE DE CONCEPTION EN VUE DE TEST (DFT). ELLE PREND EN COMPTE L'ADAPTATION DE FONCTIONNALITES AVANCEES D'ADMINISTRATION RESEAU (TEST, SURVEILLANCE, ETC.) AU NIVEAU DU SOC. CECI REND POSSIBLE LE TEST ET LA SURVEILLANCE A DISTANCE DES IP CORES ENFOUIS DANS DES SYSTEMES INTEGRES COMPLEXES. L'ARCHITECTURE PROPOSEE EST PARAMETRABLE, MODULAIRE ET RESPECTE LES CRITERES DE REUTILISATION DES IP CORES. UN OUTIL D'ANALYSE ET DE SIMULATION A EVENEMENTS DISCRETS NOMME SAT.NET A ETE DEVELOPPE POUR PREDIRE LES PERFORMANCES D'UNE TELLE ARCHITECTURE DE TEST AU SEIN D'UN RESEAU DE COMMUNICATION EXTRA PUCE. L'EFFICACITE DE L'APPROCHE ET DE SA FAISABILITE ONT ETE ANALYSEES SUR LES CIRCUITS D'EXPERIMENTATION ITC'99 ET ITC'02.GRENOBLE1-BU Sciences (384212103) / SudocSudocFranceF

Towards a Complete SNMP-Based Supervision of System-on-Chips Testing

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A global optimization for scan chain insertion at the RT-level

International audienceWe present a new method for scan chain ordering specifically tailored for RTL-scan and its unique challenges