A Walsh-Based Arbitrary Waveform Generator for 5G Applications in 28nm FD-SOI CMOS Technology

This paper presents the first Arbitrary Waveform Generator (AWG) based on Walsh’s theory for wideband radio frequency (RF) conversion. The architecture is dedicated to 5G-FR1 applications (sub-6GHz) to perform a direct and large bandwidth conversion while achieving the highest energy efficiency. The circuit generates Walsh sequences weighted by Walsh coefficients thanks to dedicated Digital-to-Analog Converters (DACs). It embeds an internal memory to feed the data to be converted for measurement purposes. The sum of the weighted Walsh sequences carries out RF signals made of intrinsically synchronous aggregated channels over a frequency range between 600 MHz and 4 GHz. A high-level simulation study is performed as well as transistor-level simulation including post-layout and Monte-Carlo analysis. The circuit is designed in 28nm FD-SOI CMOS technology from STMicroelectronics. The power consumption is 44 mW depicting an energy per bit of 0.34 pJ/bit, the lowest of the state of the art to the authors’ knowledge

Contribution à la conception d'un récepteur mobile failble coût et faible consommation dans la bande Ku pour le standard DVB-S

Cette thèse présente une étude de faisabilité d'un récepteur faible coût et faible consommation pour l'extension du standard DVS-S à la mobilité. L'objectif de ce projet est de proposer de solutions pour lever les verrous technologiques quant à la réalisation d'un tel système en technologie CMOS 65 nm. Ce manuscrit de thèse articulé autour de quatre chapitres décrit toutes les étapes depuis la définition des spécifications du réseau d'antennes et de la chaîne de réception jusqu'à la présentation de leurs performances, en passant par l'étude de leurs architectures et de la conception des différents blocs. Suite à l'étude au niveau système et au bilan de liaison, le démonstrateur envisagé est constitué d'un réseau d'antennes (huit sous-réseaux de huit antennes microruban) suivi de la mise en parallèle de huit chemins unitaires pour satisfaire les exigences (Gain, facteur de bruit, rapport signal-à-bruit...) de l'application visée. Ce travail a abouti à la démonstration de la faisabilité d'une architecture innovante. Par ailleurs, nous avons aussi démontré sa non-application pour le standard DVB-S en raison des limitations en bruit de la technologie CMOS. Cependant des pistes existent pour améliorer le rapport signal-à-bruit du démonstrateur, à savoir l'utilisation d'un LNA (Low Noise Amplifier) avec une technologie compétitive en bruit et/ou d'un traitement du signal après la démodulation en bande par un processeur analogique.This work focuses on the faisability of a low cost and low power receiver in order to extend the DVB-S standard to mobility. The objective of this project is to suggest solutions to overcome technological bottlenecks fot the realization of such a demonstrator with 65 nm CMOS technology. This report composed of four chapters, describes all steps from the specification definition to the performances of the antenna array and the receiver through the architecture study and the different blocks design. [...]BORDEAUX1-Bib.electronique (335229901) / SudocSudocFranceF

Conception d'oscillateurs contrôlés en tension dans la gamme 2 GHz - 10 GHz, intégrés sur silicium et analyse des mécanismes à l'origine du bruit de phase

Le travail réalisé durant ces trois ans peut-être divisé en trois parties. La première est la présentation des différentes structures d'oscillateurs contrôlés en tension, des choix des structures étudiées ainsi que des deux études et méthodes de calcul les plus répandues sur le bruit de phase. La seconde est pratique avec la réalisation de deux circuits. Le premier circuit, destiné à une application fonctionnant autour de 2.45GHz de type Bluetooth, a été réalisé en technologie CMOS 0.13um alimente sous 1.2V. Les problèmes de conception liés à la faible tension d'alimentation, ont pu être partiellement résolus par l'invention d'un système (breveté) d'agalisation du Kvco. Le Kvco peut-être mis en forme et contribuer à rendre la conception de boucles à verrouillage de phase plus facile. Le second circuit destiné à la téléphonie mobile et réalisé en technologie BiCMOS 0.25um sous 2.5V a du faire face à un compromis entre la haute fréquence de fonctionnement autour de 8GHz et l'obtention de performances en bruit de phase compatibles avec les standards. Ce chapitre donne de nombreux conseils sur la conception des oscillateurs et des pistes d'amélioration de leurs performances. La troisième partie est une présentation de calcul du bruit de phase. L'approche proposée se veut simple et permet de calculer la conversion fréquantielle d'un bruit de phase afin d'anticiper et contrôler des résultats de simulation.BORDEAUX1-BU Sciences-Talence (335222101) / SudocSudocFranceF

The P/DLL Frequency Synthesizer Architecture: a Native Trade-Off Between Stability and Wideband Frequency Generation

International audienc

RFIC Design by Mathematics

International audienceDesign by Mathematics is an inventive design approach dedicated to high performance integrated circuits. It is based on mathematical principles and techniques, such as Riemann’s integration or Fourier’s transformation. These mathematical tools are used to optimize a specific signal processing and conditioning. A given tool behavior is then copied as much as possible within a silicon implementation, yielding to mixed-signal integrated circuits that demonstrate innovative system architectures and disruptive approaches. While using Design by Mathematics does not imply one will achieve better performances than when using classical design techniques, it offers a substitute that can counteract key technical bottlenecks and pave the way to new opportunities. In this talk several Design by Mathematics examples will be presented, focusing on wireless systems. These systems include next generation standards such as 5G and its carrier aggregation technique in the radiofrequency range. Fourier’s and Walsh’s transformations will used, as well as Fourier’s recombination and Riemann’s integration, for either the receiver path or the transmitter path of a system

Contribution à l'étude d'architectures de systèmes radio fréquence à forte intégration

Sur le marché très compétitif des télécommunications radio numériques, la partie analogique des chaînes d'émission-réception reste un élément clef dans l'élaboration d'une solution adaptée en termes de coûts, c'est-à-dire en surface de silicium et en temps de mise sur le marché. Cette thèse traite donc des architectures radio-fréquence à forte intégration. Après une présentation générale des architectures qui sont connues dans la littérature, ce document présente la conception d'un bloc essentiel du fait des fortes contraintes qui reposent sur ses caractéristiques. En effet, alors qu'il est bien souvent disposé hors puce du fait de la forte sélectivité requise, le filtre-canal se doit d'être intégré pour satisfaire les besoins de miniaturisation, ce qui a motivé la réalisation sur silicium d'un filtre passe-bas Gm-C à direction des architectures à très faible fréquence intermédiaire. Dans un second temps, une étude détaillée par comparaison qualitative des systèmes à conversion directe et à faible fréquence intermédiaire a été réalisée. L'objectif étant d'évaluer leurs performances en l'absence de leurs principaux défauts, c'est-à-dire spectre image pour l'hétérodyne à faible fréquence intermédiaire et le DC-offset pour l'homodyne. Enfin, un système de réception original en conversion directe à été imaginé sur la base de la structure maître-esclave du filtre Gm-C précédemment cité. Le principe en a été validé en simulation, et s'est révélé robuste aux variations technologiques qui peuvent affecter les circuits intégrés. Ce récepteur dont la suppression du DC se fait en temps continu permet son utilisation dans les réseaux ad-hoc, qui sont en plein développement.BORDEAUX1-BU Sciences-Talence (335222101) / SudocSudocFranceF

Conception de circuits radiofréquences en technologie CMOS VLSI sous contrainte de basse tension

Ma thèse intitulée "conception de circuits radiofréquences en technologie CMOS VLSI sous contrainte de faible tension" s'est déroulée au sein du laboratoire IXL de l'Université de bordeaux 1. Elle a permis dans un premier temps de mettre en avant les contraintes de conception induites par le marché de masse des objets sans fil qui sont : la faible consommation, la faible tension d'alimentation, l'utilisation de technologies CMOS VLSI et la nécessité de réaliser des architectures innovantes. Ainsi, s'appuyant au préalable sur une étude théorique et analytique de l'effet de substrat, nous avons conçu des circuits novateurs dédiés aux chaînes d'émission/réception radiofréquences tels : des amplificateurs faible de bruit (LNA), des mélangeurs (MIXER) ainsi qu'un préamplificateur de puissance (PPA). Le test de ces blocs a permis de valider leur adéquation avec les spécifications requises par les standards actuels de communication comme : le GSM, le DCS1800, l'UMTS, les normes IEEE 802.11aet b, Bluetooch et enfin HiperLAN2.BORDEAUX1-BU Sciences-Talence (335222101) / SudocSudocFranceF