Robust design of deep-submicron digital circuits

Avec l'augmentation de la probabilité de fautes dans les circuits numériques, les systèmes développés pour les environnements critiques comme les centrales nucléaires, les avions et les applications spatiales doivent être certifies selon des normes industrielles. Cette thèse est un résultat d'une cooperation CIFRE entre l'entreprise Électricité de France (EDF) R&D et Télécom Paristech. EDF est l'un des plus gros producteurs d'énergie au monde et possède de nombreuses centrales nucléaires. Les systèmes de contrôle-commande utilisé dans les centrales sont basés sur des dispositifs électroniques, qui doivent être certifiés selon des normes industrielles comme la CEI 62566, la CEI 60987 et la CEI 61513 à cause de la criticité de l'environnement nucléaire. En particulier, l'utilisation des dispositifs programmables comme les FPGAs peut être considérée comme un défi du fait que la fonctionnalité du dispositif est définie par le concepteur seulement après sa conception physique. Le travail présenté dans ce mémoire porte sur la conception de nouvelles méthodes d'analyse de la fiabilité aussi bien que des méthodes d'amélioration de la fiabilité d'un circuit numérique.The design of circuits to operate at critical environments, such as those used in control-command systems at nuclear power plants, is becoming a great challenge with the technology scaling. These circuits have to pass through a number of tests and analysis procedures in order to be qualified to operate. In case of nuclear power plants, safety is considered as a very high priority constraint, and circuits designed to operate under such critical environment must be in accordance with several technical standards such as the IEC 62566, the IEC 60987, and the IEC 61513. In such standards, reliability is treated as a main consideration, and methods to analyze and improve the circuit reliability are highly required. The present dissertation introduces some methods to analyze and to improve the reliability of circuits in order to facilitate their qualification according to the aforementioned technical standards. Concerning reliability analysis, we first present a fault-injection based tool used to assess the reliability of digital circuits. Next, we introduce a method to evaluate the reliability of circuits taking into account the ability of a given application to tolerate errors. Concerning reliability improvement techniques, first two different strategies to selectively harden a circuit are proposed. Finally, a method to automatically partition a TMR design based on a given reliability requirement is introduced.PARIS-Télécom ParisTech (751132302) / SudocSudocFranceF

Chemins de données robustes pour les systèmes de traitement du signal

Les circuits int´egr´es CMOS ont connu une ´evolution constante depuis quelques d´ecennies, mais l’arriv´ee aux dimensions nanom´etriques pose des probl`emes de plus en plus complexes. Parmi les probl`emes anticip´es, le rendement de fabrication et la fiabilit´e d’op´eration ont d´ej`a montr´e leurs effets et compliquent s´erieusement l’emploi des nouvelles technologies. Cette menace oblige`a un changement du flux traditionnel de projet des syst`emes int´egr´es, en consid´erant la fiabilit´e et le rendement comme des contraintes du circuit d`es le d´ebut du d´eveloppement. Dans cet article nous pr´esentons le d´ebut de l’´etude d’une architecture reconfigurable pour la mise en oeuvre des syst`emes de traitement du signal. Telle architecture utilisera la reconfigurabilit´e pour g´erer le probl`eme du rendement de fabrication et int´egrera des circuits auto-contrˆolables pour assurer la fiabilit´e

Etude des architectures échantillonnées de réception radio en technologies CMOS submicroniques avancées

Avec l arrivée des systèmes radio mobiles de troisième et de quatrième génération, les standards de communications ont tendance à occuper plus de bande pour pouvoir assurer des services de voix, de données et de multimédia. Dans ce contexte, la tendance est d intégrer les fonctions radio et bandes de base sur le même substrat en technologie CMOS afin de réduire la surface et le coût de fabrication des terminaux sans fils. L évolution de la technologie CMOS et la miniaturisation des transistors rendent la conception analogique de plus en plus difficile, de nouveaux effets parasites apparaissent, des contraintes surgissent avec la diminution des tensions d alimentation et le bruit des circuits numériques de plus en plus denses augmente également. Récemment, de nouvelles solutions de réception radio dites échantillonnées sont apparues, elles consistent à échantillonner directement le signal RF et le traiter par des capacités commutées. Le but de ce travail est de répondre à la question de portabilité de la solution échantillonnée, en étudiant l impact des effets parasites sur les performances radio de la solution. Ainsi, les critères de portabilité qui sont considérés sont la reconfigurabilité, l immunité aux effets parasites, l adaptation à la baisse des tensions d alimentation, la surface, la consommation et la facilité de conception. Afin d affronter réellement les problématiques de portabilité, un portage d une chaîne de réception échantillonnée WiFi/WiMAX de CMOS 65 à 45nm a été réalisé. Les résultats de mesures montrent une confiance vis-à-vis des performances de la solution étudiée et constituent un premier élément de réponse concret à la question de portabilité.Due to the development of the third and fourth generation of mobile radio systems, the communication standards will occupy more bandwidth to insure voice, data and multimedia services. In such context, the trend in radio engineering is to integrate all radio and baseband functions on the same die using CMOS process in order to reduce both area and cost of wireless terminals. The evolution of the CMOS process and the miniaturization of the MOS transistors have made analog design more and more complex, new parasitic effects rise, additional dynamic range constraints due to supply voltage scaling pop up and also noise coming from the more growing digital circuits increases. Recently, new type of radio receive solutions has appeared, in such receivers the RF signal is directly sampled and then processed using only switched-capacitor elements. The purpose of the present PhD thesis work is to quantify the scalability of the sampled radio receive architecture, by studying the impact of the parasitic effects on the radio performance of the solution. The scalability benchmarks that were considered in this work are the reconfigurability, immunity to parasitic effects, adaptation to supply voltage scaling, area, power consumption and ease of designing. In order to face real scalability issues, a porting of an existing sampled radio receive architecture from CMOS 65 to 45nm has been realized. The measured performance of the designed circuit has shown good performance and has brought a first element of answer to the scalability issue of the sampled architecture.PARIS-Télécom ParisTech (751132302) / SudocSudocFranceF

Simulation comportementale pour la synthèse de convertisseurs analogique-numérique CMOS rapides

PARIS-Télécom ParisTech (751132302) / SudocSudocFranceF

Selective Hardening Concerning Single and Multiple Faults

National audienc

Single Event Transient Mitigation Through Pulse Quenching: Effectiveness at Circuit Level

International audienc

Circuit-level Hardening Against Multiple Faults: Combining Global TMR and Selective Hardening

National audienc

Méthodologie de conception AMS/RF pour la fiabilité (conception d'un frontal RF fiabilisé)

Le développement des technologies CMOS à l'échelle nanométrique a fait émerger de nombreux défis sur le rendement et la fiabilité des composants. Les prochaines générations de circuits AMS et RF souffriront d'une augmentation du taux de défaillance durant le temps d'opération. Dans ce travail de thèse, nous proposons une nouvelle approche pour la conception d'un frontal RF en CMOS 65 nm. L'objectif principal de ce travail est d'améliorer la conception de circuits du frontal RF basée sur la recherche des nouveaux compromis imposés par la variabilité du transistor et la dégradation par vieillissement. Ce travail de thèse propose un nouveau flot de conception des circuits fiables en s'appuyant sur la conception d'un frontal radio. Le frontal RF utilise une architecture à conversion directe. Il est composé de trois principaux blocs : le BLIXER, regroupant un balun, un amplificateur large bande à faible bruit et un mélangeur I-Q; l'oscillateur contrôlé numériquement (DCO), et l'amplificateur de gain programmable (PGA) avec le filtre passe-bas. Nous avons mis en œuvre des circuits fiabilisés pour le cas d'étude du frontal radio dans une approche bottom-up et top-down. Ainsi, nous avons pu lier les étapes de la conception dans une méthode générale qui est la proposition d'un nouveau flot de conception des circuits fiables. Par la démonstration des compromis imposés par le vieillissement et la variabilité des composants en CMOS 65 nm, nous sommes capables de prédire les tendances dans les technologies à venir et nous mettons en évidence le besoin d'un flot de conception des circuits AMS/RF qui prenne en compte les dégradations des performances par le vieillissement et la variabilité.In this work, we have been motivated to innovate in RF front-end design. New analysis and synthesis methodologies have been proposed including the variability and the ageing degradation in the center of the design trade-off. Moreover, the variability and the ageing degradation criteria have motivated us to propose changes in the classical design methodology with aim of a variability-aware and ageing-aware synthesis. Thus, the main objective of this work has been to improve the design of AMS/RF front-end circuits based on the investigation of a new trade-off imposed by transistor variability and ageing degradation. Aiming the proposition of both agents of characteristics variation as design criteria, we have designed a reliable RF front-end. Therefore, our major objective has been successfully achieved; while improving the design of AMS/RF front-end circuits based on the investigation of new trade-offs imposed by transistor variability and ageing. Finally, we could point some research perspectives in: new analysis tools, new design models, and new synthesis methods; linking variability and ageing.PARIS-Télécom ParisTech (751132302) / SudocSudocFranceF