Top-down optimization for high-performance and low-power adders in deep-submicron SOI

Les grands défis qui se présentent dans le domaine des semi-conducteurs sont liés aux techniques lithographiques, aux effets « canal court », à la dissipation de puissance, à l'oxyde de grille, à la distribution des atomes de dopant dans le canal et au délai sur les lignes d'interconnexion. Parmi ceux-ci, l'accroissement de la puissance active et de la puissance statique représentent des facteurs qui limiteront très rapidement le champ d'action des concepteurs de circuits. L'objectif de cette thèse est de montrer comment le produit délai x puissance d'un additionneur peut être réduit en agissant sur quatre niveaux: architecture du circuit, portes logiques, technique de circuit et technologie. Le but est de concevoir un additionneur 64 bit qui est efficace du point de vue énergétique et qui peut aisément être porté dans les prochaines générations technologiques. Même si la technologie est une donnée pour les concepteurs de circuits, une connaissance de ses caractéristiques est essentielle afin d'opérer les bons choix aux autres niveaux de conception. Certains effets liés à la technologie sont traités dans ce travail: l'effet de substrat en bulk, les effets de substrat flottant en SOI Partiellement Déplété et la variation de la tension de seuil dans la technologie SOI Complètement Déplétée. Le choix d'une technique de circuit est dicté par la technologie, par les conditions de fonctionnement et par l'application. Notre travail montre que le Branch-Based Logic dispose des qualités nécessaires pour les applications haute-performances. Nous montrons également que les techniques utilisant des portes de passage ne sont plus appropriées dans les technologies sub-microniques pour lesquelles la tension d'alimentation se réduit. Une étude approfondie de cellules élémentaires Branch-Based est effectuée en bulk et dans différentes technologies SOI. Les résultats montrent que, même si une implémentation utilisant des cellules complexes à la place d'une succession de cellules plus simples peut être plus lente dans certains cas, la puissance dissipée est toujours inférieure dans les cellules complexes. En utilisant cette approche, le produit délai x puissance est réduit jusqu'à 26 % dans l'additionneur 16-bit sans perte de vitesse. En partant d'une architecture classique à trois niveaux et à sélection de sommes de 16 bits, la structure de l'additionneur 64-bit a été optimisée afin de réduire le produit délai x puissance. Une structure à un niveau de sélection, avec des sommes intermédiaires de 8 bits et un circuit de calcul du report original permet de réduire le produit délai x puissance d'un facteur trois. Le circuit de calcul du report détermine le signal critique en sept étages seulement et utilise le partage de cellules afin de réduire la consommation. Le produit délai x puissance de l'additionneur 64-bit est encore réduit de 30 % en utilisant un logiciel d'optimisation/dimensionnement de circuit. La méthodologie présentée dans ce travail nous permet de réaliser un additionneur qui réalise une addition 64-bit en 290 ps, avec une tension d'alimentation de 0.9 V dans une technologie CMOS SOI 90 nm. Cet additionneur consomme 18 mW à 3 GHz, dans laquelle la puissance statique intervient pour moins de 3 % à 85 °C.Chip active and standby power dissipation will very soon become a limiting factor in deep-submicron CMOS processes, even for high-performance applications. The objective of this thesis is to show how the power-delay product of a VLSI adder can be reduced by acting on four design levels: circuit architecture, cell, logic design style and technology. In this work the Branch-Based Logic (BBL) design style comes out as a valuable alternative compared to conventional CMOS and Pass-gate design styles. Moreover, our results show that the active and standby power can significantly be reduced by using complex BBL gates instead of a cascade of smaller stages. Starting from the classical carry-select adder structure, the 64-bit adder is optimized and an original carry network is developed, which results in a reduction of the power-delay product by a factor of 3. With the methodology presented in this work, an energy-efficient 64-bit adder is designed in a 90 nm Partially-Depleted SOI CMOS process, with a power-delay product as low as 5.1 pJ at 0.9 V and 3 GHz.Doctorat en sciences appliquées (FSA 3)--UCL, 200

Design of a Branch-Based Carry-Select Adder IP Portable in 0.25 µm Bulk and Silicon-On-Insulator CMOS Technologies

By reducing the parasitic node capacitances, the Branch-Based Logic design style can increase the performances of digital circuits. In order to benefit from the full potential of the design style and to be able to port it to different technologies, it is important to take into account the specific features of each technology. We investigate the case of three advanced 0.25 µm CMOS technologies: bulk, Partially-Depleted SOI and Fully-Depleted SOI. The design of a 16-bit carry-select Branch-Based adder IP is discussed. The Branch-Based adder shows lower consumption compared to an implementation with conventional CMOS logic gates

Fabrication method of semiconductor devices

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Feasibility of the smart card in Silicon-on-Insultaor (SOI) technology

Applications involving smart cards have rapidly emerged since a few years. Up to now, chips are realized in conventional bulk technology. But as the need for performance rises, alternative technologies must be investigated. In this paper we study the feasibility of realizing the blocks for a smart card chip in Silicon-On-Insulator (SOI) technology. For most of the circuit blocks, SOI realization already exists and may be adapted for this application. However, we identified two circuits never fabricated in SOI: a charge pump and the random number generator. The charge pump has been realized in SOI and tested. A random signal source has also been realized. The circuit to create random bits, based on this source, is exposed

Design of a Branch-Based 64-bit Carry-Select Adder in 0.18 µm Partially-Depleted SOI CMOS

The paper presents the design of a 64-bit carry-select adder in Branch-Based Logic, a static design style that minimizes the internal node capacitances. This feature is used to lower the dynamic power dissipation, while maintaining good speed performances. The experimental realization of the adder demonstrates an overall delay of 720 ps while only dissipating 96 mW at 1 GHz. The fabrication is based on the 0.18 μm IBM CMOS8S2 SOI technology, which uses partially depleted transistors and copper metallization