Simulation of transient processes in the fast track-and-hold circuits

The dynamic errors of the track-and-hold circuit (THC) in the signal track mode for the sinusoidal signal were analyzed. The output signal time diagrams, which depend on the parasitic electrical parameters of the internal and external circuit, were presented. The results of the modeling, when the THC is intended for the 8 and 10-bit ADC with two different sets of the parasitic electrical parameters of the THC, were presented. It has been determined that the best hold time constant is 120-500 fs for the THC clock speed of 5 GHz. In such a case, the precision of the THC is about 0.5 of the least significant bit (LSB) for the 8-bit ADC and about 0.75 LSB for the 10-bit ADC. When the values of the parasitic inductances increased from 0.05 nH to 0.2 nH, the THC precision decreased slightly. When the linear part length of the amplifier transfer characteristic is 0.05 V, in order to obtain the analog signal frequency of 1 GHz with the 50 dB SNR, the equivalent holding time constant of 200 fs needs to be chosen. The results of the research allow us to choose more optimally the THC characteristics depending on the needed signal processing frequency and the THC precision

Calculation of interpolation parameters in the comparator analog information converters

The theoretical analysis of interpolation parameters evaluating the influence of folding circuits on the ADC speed and accuracy i; made in the paper. The analytical equations are derived and dependences of interpolation parameters on the number of converter bits the analog signal freųuency band width, and the folding coefficient are considered. Equations of for the interpolation error evaluation depending on the nonlinearity of transfer characteristics of differential amplifiers, folding and interpolation level, were derived. It ha; been determined that the speed ofthe interpolating ADC with folding amplifiers strongly depends on the inertness ofthe interpolatinj resistor divider circuit and the number of the converter bits. In order to increase the number of the converter bits with the sami interpolation coefficient, the circuit inertness must be reduced. A higher interpolation level can be achieved by reducing the speed ofthi converter. The interpolation error depends on the folding and interpolation coefficients. The lowest interpolation error (0.2 — 0.5 LSB can be achieved by selecting a certain linear part length of transfer characteristic of folding differential amplifiers. III. 3, bibl. 5 (ii English; summaries in English, Russian and Lithuanian)

Analoginės informacijos keitiklių išrinkimo ir saugojimo schemos dinaminių charakteristikų skaičiavimas

Nagrinėjami išrinkimo ir saugojimo schemų (ISS) analoginiams-skaitmeniniams informacijos keitikliams apibendrinti modeliai ir apertūrinių paklaidų skaičiavimo metodai. Sudarytos analitinės lygtys ISS apertūrinėms dažninėms charakteristikoms modeliuoti priklausomai nuo strobavimo impulsų ir adityviųjų triukšmų dinaminių parametrų. Remiantis dažninių charakteristikų skaičiavimo rezultatais, parodyta, kad apertūrinei paklaidai aukštųjų dažnių srityje esminę įtaką turi strobavimo impulsų fronto trukmė ir triukšmo amplitudė. Apertūrinės neapibrėžties įtaka signalo ir triukšmo santykiui ypač ryški yra aukštųjų dažnių srityje, kai analoginio signalo maksimalus dažnis viršija 10 MHz.Norint padidinti signalo ir triukšmo santykį reikia mažinti apertūrinę neapibrėžtį, elektroninio rakto inertiškumą, didinti strobavimo impulsų fronto statumą ir mažinti triukšmų amplitudę

Analoginės atminties schemos parametrų skaičiavimas signalo laikymo veikoje

The generalized models of sample and hold circuit in the signal hold mode were proposed and created. Analytical equations for sample and hold circuit parameters calculation and dynamic errors estimation were derived. The sample and hold circuit with diode bridge key simulation results were presented. It was assumed, that signal is serrated, the clock frequency is 250 MHz, and the quantity of binary segments b = 8. The 0,5 (im bipolar integrated technology SPICE models were used for simulation. It was found, that output signal defflection not exceeds one least significant bit value, when hold capacity is 10 pF. It was demonstrated, when circuit model parameters are fixed, the velocity of sample and hold circuit can be increased by decreasing quantity of segments, or precision. 111. 5, bibl. 7 (in Lithuanian; summaries in English, Russian, and Lithuanian)

Interpoliacinių analoginės informacijos keitiklių struktūros analizė ir skaičiavimas

Pateikti interpoliacinių (sąsūkos) ASK dinaminių ir statinių charakteristikų tyrimo ir skaičiavimo rezultatai. Sudarytos analitinės lygtys, skirtos interpoliacinio keitiklio pagrindiniams struktūriniams parametrams nustatyti priklausomai nuo keitiklio skiltiškumo ir analoginio įėjimo signalo spektro pločio. Vienas iš efektyvių komparatorių skaičiaus mažinimo būdų lygiagrečiąjame ASK yra analoginio signalo interpoliacijos panaudojimas komparatorių įėjime. Interpoliaciniame ASK esminę įtaką analoginio signalo keitimo į kodą tikslumui turi ASIB perdavimo charakteristikos forma ir teisingas diferencialinių pakopų skaičiaus signalo interpoliacijai pasirinkimas. Teorinio tyrimo rezultatai ir pasiūlyti schemotechniniai sprendimai panaudoti 6 skilčių interpoliaciniam ASK, kurio analoginio signalo diskretizacijos dažnis 300 MHz, projektuoti. Interpoliacijos principo taikymas ASK leido gerokai sumažinti komponentų skaičių luste ir vartojamąją galią, palyginti su lygiagrečiosios struktūros ASK, nesant signalo interpoliacijos

Sulydomų diodų elektrinių charakteristikų eksperimentinis tyrimas

Eksperimentiškai ištirta sulydomų diodų tiesioginių ir atgalinių įtampų priklausomybė nuo silicio plokštelės savitosios varžos ir storio. Išnagrinėtos atgalinių įtampų priklausomybės nuo ėsdinimo HF rūgštyje trukmės. Ištirta diodų tiesioginių ir atgalinių įtampų priklausomybė nuo sulydymo temperatūrų profilio pasiskirstymo. Gauti eksperimentinio tyrimo rezultatai patvirtina, kad, mažėjant savitajam silicio sluoksnio laidumui, didėja tiesioginių įtampų vertės. Išanalizavus sulydyto diodo tiesioginės varžos dedamąsias, padaryta išvada, kad esminę įtaką tiesioginei įtampai turi silicio sluoksnio varža. Eksperimentiškai patvirtinta, kad, norint gauti mažesnes tiesioginių įtampų vertes, reikia ploninti Si plokšteles, apribojant paviršines varžas. Ištirta paviršiaus ėsdinimo trukmės įtaka pramušimo įtampoms. Nustatyta, kad ilgiau ėsdinant HF rūgštyje pašalinamas perteklinis Al – Si sluoksnis ir priartėjama prie pn sandūros, kuri pasyvuojama su polimerine guma ir taip pagerinamos atgalinės įtampos vertės. Nustatyta elektrinių charakteristikų priklausomybė nuo sulydymo profilio trečiosios zonos temperatūrų [...]

Simulation of the integrated signal folding circuit with P–Spice

The dynamical characteristics simulation results of the analog signal folding circuit for comparator ADCs were presented. The transient processes at differential folding and comparator stages switching points were simulated using improved models of real transistors and software P – Spice, when folding factor M = 4, 6, 8, 10, 12 and more, and when clock signal’s frequencies are from 6,25 GHz to 4,1 GHz. It has been determined that the optimal folding coefficient is 4–8. When M is larger, the requirements for the comparator sensitivity become more rigid and the signal processing speed becomes lower. E.g., when M = 8, the signal variation speed v = 250 mV / ns, and the comparator sensitivity u ∆ = 175 mV. When M = 12, v = 125 mV / ns, u ∆ ≤ 31,5 mV. By simulating the circuit when M > 12, it has been determined that codes were missed. It is related to the nonlinearity of transistor volt–ampere characteristics on the edges of these characteristics. With the aim to increase M > 12, it is necessary to improve sensitivity of comparator, to optimize the input signal dynamic range and to expand the linear part of folding amplifiers transistors volt–ampere characteristics

Signal simulation in folding and interpolating integrated ADC

The structure of the folding and interpolating analog-to-digital converter, which includes the signal sample and hold, folding and interpolating circuits, the electric circuits of which are formed on the basis of silicon bipolar transistors of the 0.5 µm technology, is presented. The methodology of simulation of dynamic characteristics of the created 8-binary bit converter and calculation of the digital output signal form was developed. The results of simulation of dynamic characteristics of the converter with signal transformation circuits and investigation of frequency parameters are presented. It has been determined that the maximum number of samples per second of such a converter reaches 4·109, and the number of effective bits with the analog signal maximum frequency of 10 MHz is 8. It has been shown that by increasing the analog signal frequency the number of effective bits of the converter decreases and at the 50 MHz frequency it is equal to 6. The investigations have shown that the analog signal maximum frequency of the folding-interpolating ADC can be increased by reducing the folding and interpolation coefficients. When the interpolation coefficient is K = 4 and the folding coefficient is M = 3, the analog signal fmax for the 8-bit converter could be about 1 GHz

Apvaliųjų tiristorių elektrinių parametrų tyrimas

Nagrinėjamos apvaliųjų tiristorių tiesioginių ir atgalinių įtampų priklausomybės nuo kraštinių kampų dydžio ir difuzinių sandūrų gylio. Gauti eksperimentinio tyrimo rezultatai patvirtina, kad smėlio srovėje sudaromas pirmasis kampas daugiau įtakos atgalinei tiristoriaus pramušimo įtampai turi aukštoje temperatūroje. Eksperimentiškai patvirtinta, kad, norint sumažinti elektrinio lauko stiprį darinio paviršiuje ir padidinti pramušimo įtampą, reikia mažinti pirmąjį kampą. Parinktas antrojo kampo sudarymo kriterijus – pn sandūros atstumas nuo pirmojo kampo. Šlifavimo trukmės pasirinkimas priklauso nuo Ga arba GaAl difuzijos gylio [...]