Flot de conception hiérarchique d'un système hétérogène (Prototypage virtuel d'un réseau d'interconnexion optique intégré)

Grâce à l'augmentation continuelle de la densité d'intégration, les systèmes intégrés pourront, à brève échéance, comprendre plusieurs dizaines de blocs fonctionnels (coeur de processeur, mémoires, fonctions spécialisées). Les débits globaux de communication entre ces blocs atteindront plusieurs centines de gigabit par seconde. Les architectures classiques des réseaux d'interconnexion, associées aux méthodes classiques de conception des interconnexions, ne permettront pas d'atteindre de tels débits. L'optique intégrée, associée aux techniques de télécommunication optique, fait partie des alternatives susceptibles de dépasser les limites imposées par le transfert de données sur des pistes métalliques classiques. Ce travail a pour objectif d'évaluer les performances (débit, latence, puissance consommée) d'un réseau de communication optique intégré (ONoC - Optical Network on Chip) et de les comparer à celles d'un réseau de communication électrique intégré standard.Due to ever-increasing integration density , systems on chip will soon be composed of several tens of IP blocks (processor cores, memory blocks, specific digital functions). Global communication throughput between these blocks will reach hundreds of gigabits per second. It will not be possible to achieve this troughput without moving away from traditional network architectures and traditional design methods. Integrated optics is a possible alternative which may overcome the physical limitations of traditional interconnect technology. This work aims to evaluate the achievable performance metrics (throughput, latency, power consumption) of an ONoC (Optical Network on Chip) and to compare it to those of a classical NoC.LYON-Ecole Centrale (690812301) / SudocSudocFranceF

Interfaces sigma-delta avancées pour capteur de champ magnétique microfluxgate

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Conception et modélisation de la répartition de l'horloge des systèmes intégrés par voie otpique

Le but de ce travail est de permettre une comparaison sans ambiguïté des performances d'un réseau de distribution classique de l'horloge des circuits intégrés avec celles d'un réseau optique. Puisque le réseau de distribution de l'horloge prend une part essentielle à la consommation globale d'un circuit intégré, la distribution d'horloge a servi de système de test. La puissance consommée par un réseau métallique a été calculée et des projections ont pu être faites pour les noeuds technologiques futurs. De manière analogue, la puissance totale consommée dans un arbre de distribution optique a été estimée, le calcul prend en compte la puissance consommée dans la source optique, dans le réseau de distribution proprement dit et dans les photorécepteurs. Ainsi, une comparaison fiable des deux technologies a pu être proposée. Elle montre que la puissance dissipée dans l'arbre primaire optique peut être jusqu'à 5 fois inférieure à la puissance consommée dans le réseau classique.The purpose of this thesis is to provide an unambiguous comparison in terms of dissipated power between optical and electrical clock distribution networks (CDN). A new optical H-tree clock distribution architecture, in which optical waveguides are used as the signal paths are proposed. For this structure, detailed comparative simulations in terms of power dissipation of both optical and electrical H-tree clock networks for future technology generation parameters have been performed. It is shown that the power consumption in optical H-tree allows the distribution of high local frequency signals across the chip, with significantly lower power dissipation than the electrical system.LYON-Ecole Centrale (690812301) / SudocSudocFranceF

Modélisation de liaisons optiques inter- et intra-puces à haut débit

Les taux de transfert globaux des systèmes intégrés actuels vont atteindre le Térabit par seconde. A contrario, les interconnexions inter- et intra-puces s'approchent de leurs limites physiques et représentent actuellement un goulot d'étranglement majeur des perforrnances des systèmes. Parmi toutes les solutions étudiées, les interconnexions optiques permettraient de résoudre la majeure partie des problèmes liés aux interconnexions tels que la diaphonie, la distorsion des signaux, la limitation de la bande passante, ...Les développements industriels intègrent des réseaux de VCSELs (Vertical-Cavity Surface-Emitting Laser) associés à des photodétecteurs, la communication étant assurée en espace libre ou guidé. En effet, les VCSELs sont une génération prometteuse d'émetteurs optiques présentant également des perspectives intéressantes pour la photodétection. Le développement de ces solutions alternatives ne peut se faire sans l'utilisation d'outils de CAO (Conception Assistée par Ordinateur) efficients. De manière générale, la construction de bibliothèques de modèles hiérarchiques, offrant aux concepteurs différentes valeurs du compromis temps de simulation/précision des résultats, est une étape incontournable dans la réalisation de tels outils. Dans le cas de systèmes multidomaines, il est nécessaire de disposer de simulateurs permettant de prendre en cornpte les différentes natures des composants et leurs interactions. VHDL-AMS est un langage à priori capable de répondre à ces besoins. Cette thèse a été réalisée dans le cadre d'un contrat avec le LETI/CEA de Grenoble. L'objectif est de modéliser un lien optoélectronique opérant à 2.5Gb/s avec un taux d'erreur par bit de 10 puiss.-18 afin d'en évaluer les performances et de l'optimiser.LYON-Ecole Centrale (690812301) / SudocSudocFranceF

Application des technologies CMOS sur SOI aux fonctions d'interface des liens de communication haut débit (>10Gbit/s)

L'objectif de ce travail est d'étudier les avantages de la technologie CMOS/SOI 0.13 m partiellement désertée, pour la conception des circuits d'interface des liens haut débit (10 et 40gbit/s). Nous avons identifié une fonction critique : la récupération de l'horloge et des données (CDR). L'étude de cette fonction nous a conduit à une analyse approfondie de l'oscillateur commande en tension (VCO). Neuf circuits VCO et oscillateurs 10ghz ont ainsi été conçus pour valider les choix technologiques offerts par le CMOS/SOI. Les performances mesurées démontrent l'intérêt du CMOS/SOI pour les applications à hautes fréquences. Pour les applications à 40gbit/s, nous avons ensuite conçu, réalisé et testé un VCO multi-phases 4x10ghz. Les résultats expérimentaux montrent une amélioration significative de la figure de mérite lorsque l'on compare ce circuit en CMOS/SOI avec les résultats précédemment publiés.GRENOBLE1-BU Sciences (384212103) / SudocSudocFranceF

Layout automation of CMOS analog building blocks with CADENCE

International audiencePresents a set of tools for aiding to the design of analog CMOS circuits. The procedures described can generate automatically the layout of CMOS cells. In addition to the electrical parameters of each component, transistor, resistors, capacitors, the designer can give a shape description which will be used for placement and routing. The layout is generated with respect to specified design rules. The procedures have been written in SKILL language. SKILL is a trademark of CADENCE

Systematic Simulation-Based Predictive Synthesis of Integrated Optical Interconnect

Abstract—Integrated optical interconnect has been identified by the ITRS as a potential solution to overcome predicted interconnect limitations in future systems on chip. However, the multi-physics nature of the design problem and the lack of a mature integrated photonic technology have contributed to severe difficulties in assessing its suitability. This paper describes a systematic, fully automated synthesis method for integrated microsource-based optical interconnect capable of optimally sizing the interface circuits based on system specifications, CMOS technology data and optical device characteristics. The simulation-based nature of the design method means that its results are relatively accurate, even though the generation of each data point requires only 5 minutes on a 1.3 GHz processor. This method has been used to extract typical performance metrics (delay, power, interconnect density) for optical interconnect of length 2.5mm-20mm in three predictive technologies at 65nm, 45nm and 32nm gate length. Index Terms—integrated optical interconnect, multi-domain design methods, synthesi