New architecture for high data rate turbo decoding of product codes

International audienceThis paper presents a new circuit architecture for turbo decoding, which achieves very high data rates when using product codes as error correcting codes. Although this architecture is independent of the elementary code (convolutional or block) used and of the corresponding decoding algorithms, we focus here on the case of product codes. This innovative circuit architecture stores several data at the same adress and performs parallel decoding to increase the data rate. It is able to process several date simultaneously with one memory (classical designs require m memories); its latency decreases when the amont of data processed simultaneously is large. We present results on block turbo decoder designs of 2-data, 4-date and 8-data decoders (where 2, 4 and 8 are the number of data symbos processed simultaneously). For each decoder circuit, the latency is decreased, the area of the processing unit is inscreased by a factor m and the critical path and memory size are constant (the data rate is increased by m2 if we have m paralel decoders)

Turbo décodage de code produit haut débit

Cette thèse s inscrit dans la continuité des recherches menées sur les nouvelles techniques de codes correcteurs d erreurs, faisant suite aux travaux sur les turbo codes, TCB, introduits en 1994 par R. Pyndiah. Elle propose une architecture novatrice de turbo décodage des codes produits, utilisant des codes BCH étendus comme codes élémentaires. Cette nouvelle architecture qui oblige à stocker plusieurs données à une même adresse mémoire, permet de traiter un débit d information élevé. Dans un premier temps, nous proposons une nouvelle architecture haut débit de turbo décodage mettant en œuvre un code BCH (32,26,4) à entrées et sorties pondérées corrigeant 1 erreur (code de Hamming). Puis, nous consacrons la seconde série de résultats au décodage haut débit de code BCH (128,106,8) à fort pouvoir de correction, corrigeant 3 erreurs (distance minimale du code produit d=64) et à fort rendement (R proche de 0,7). Le premier avantage de ces conceptions est d utiliser un seul plan mémoire (n2 échantillons regroupés par bloc de m2) en entrée. Les conceptions des décodeurs élémentaires présentés sont capables de traiter m données à la fois, m=1, 2, 4 et 8. Le deuxième résultat est qu en parallélisant m décodeurs de ce type pour l architecture du turbo décodeur, on obtient une vitesse de décodage m2 fois plus élevée pour une surface m2/2 fois plus grande des décodeurs élémentaires. Pour comparer les performances et la complexité entre les différents décodeurs, le langage C a été utilisé pour les simulations, le langage VHDL pour les simulations fonctionnelles et Synopsys Design Compiler pour la synthèse. Les résultat ainsi obtenus ouvrent la possibilité d intégration sur le silicium de turbo décodeurs à fort pouvoir de correction (distance de 64, rendement de 0,8) et à très haut débit (6,4 Gbits/s dans une technologie CMOS 0.18 m).This thesis continues research undertaken on new error correcting code techniques, following work on block turbo codes, BTCs, introduced in 1994 by R. Pyndiah. It proposes an innovative architecture for the turbo decoding of product codes, using extended BCH codes as elementary codes. This innovative architecture stores several data at the same address and performs parallel decoding to increase the data rate. First, we propose a new high rate turbo decoding architecture using a BCH (32,26,4) code with a soft input-soft output (SISO), correcting 1 error (Hamming code). Then, we dedicate the second group of results to decoding BCH (128,106,8) code for high data rates with strong error correction power, correcting 3 errors (minimum distance of product code d=64) and high code rates (R close to 0,7).The first advantage of theses designs is that they use only one memory (n2 data grouped into blocks of m2) at the input. The elementary decoder designs presented are capable of treating m data simultaneously, with m=1, 2, 4 and 8. The second result is that by using m parallel decoders of the same type for the architecture of the turbo decoder, we obtain a decoding m2 higher speed and a m2/2 surface area, for these elementary decoders.To compare the performance and complexity of the decoders, we use C language for behavioural simulations, VHDL for functional simulations and Synopsys Design Compiler for the synthesis. The results obtained open up the possibility of future integration on silicon for turbo decoders with strong error correction power (minimum distance 64, code rate 0.8) and very high data rate (6.4 Gbits/s with a CMOS 0.18 m target library).LORIENT-BU (561212106) / SudocSudocFranceF