향상된 신뢰성과 호환성을 갖춘 상용 DRAM 장치를 위한 프로세싱 인 메모리 아키텍처

학위논문(박사) -- 서울대학교대학원 : 공과대학 컴퓨터공학부, 2024. 2. Jae W. Lee.Processing-in-memory (PIM) paradigm is a promising solution to minimize the cost of data movement in the von Neumann architecture. Many proposals have explored possibilities to realize this paradigm in the main memory leveraging DRAM technologies. DRAM-based PIM technology can be implemented in two ways: analog and digital. Although computing within memory cells without digital compute units at peripherals is certainly appealing, DRAM-based analog PIM architectures still have various limitations to overcome. In particular, we identify three major challenges to bring analog PIM closer to pro- duction: compatibility with commodity DRAM microarchitecture, reliability, and coverage of operations. To address these challenges, we propose PRADA, a Processing-in-Memory Architecture using DRAMs Analog nature. Unlike existing proposals, PRADA does not introduce any changes to the highly optimized cell area by not utilizing either designated rows for computation or dual-contact cells (DCCs) to implement NOT operation. Instead, PRADA proposes two new states in the bitline sense amplifier (BLSA) to implement NOT operation without any new additional circuitry. We also demonstrate how to implement various operations in PRADA, not only bit-wise logical operations but also both integer (INT) and floating-point (FP) arithmetic operations, while ensuring reliable bitline (BL) sensing. Compared to state- of-the-art analog PIM architectures, PRADA demonstrates 2.67-4.79× higher throughput for 8-bit integer multiply. For vector-ADD, PRADA achieves 42.7- 75.3× speedups over the CPU, which compares favorably to the baseline analog PIM architectures with 13.6-50.1× speedups, while maintaining superior compatibility and reliability.Processing-in-memory 패러다임은 폰 노이만 구조에서 데이터 이동 비용을 최소화하는 유망한 해결책이다. 기존의 많은 연구들이 주 메모리에서 DRAM 기술을 활용하여 이 패러다임을 실현하는 가능성을 탐구해왔다. 이 DRAM을 기반으로 하는 PIM 기술은 아날로그와 디지털 두 가지 방식으로 구현될 수 있다. 주변회로 내에 디지털 컴퓨트 유닛을 넣지 않고 메모리 셀 내에서 계산을 수행하는 것은 분명 매력적이지만, DRAM 기반 아날로그 PIM 아키텍처는 여전히 극복해야 할 여러 가지 한계가 있다. 특히, 우리는 아날로그 PIM을 실제 상품화에 더 가깝게 만들기 위해 세 가지 주요한 문제를 정의하였다: 상용 DRAM 마이크로아키텍처와의 호환성, 신뢰성, 그리고 지원가능한 연산의 종류이다. 이러한 문제점들을 해결하기 위해, 우리는 PRADA 라는, 상용 DRAM에 적용가능한 아날로그 PIM 아키텍처를 제안한다. 기존 제안과는 달리, PRADA 는 계산을 위한 지정된 행이나 NOT 연산을 구현하기 위한 이중 연결 셀 (DCCs)등을 사용하지 않아, 고도로 최적화된 셀 영역에 어떠한 변경도 없다. 대신, PRADA 는 비트라인 증폭기(BLSA)에서 NOT 연산을 구현하기 위한 두 개의 새로운 회로 동작을 제안한다. 또한, 비트-단위 논리 연산 뿐만 아니라 정수 및 부동 소수점 산술 연산 또한 포함하여 다양한 작업을 PRADA 에서 어떻게 구현하는지를 보여주며, 높은 신뢰성을 가진 비트라인 전압 감지를 보장한다. 최신 아날로그 PIM 아키텍처와 비교하여, PRADA 는 8비트 정수 곱셈의 처리량에서 2.67-4.79배 높은 성능을 보여준다. 벡터-덧셈의 경우, PRADA 는 CPU 대비 42.7-75.3배의 가속을 달성하며, 기준이 되는 아날로그 PIM 아키텍처와 비교하여 13.6-50.1배의 가속을 제공하며 동시에 우수한 호환성과 신뢰성을 보여준다.Abstract i Contents ii List of Figures v List of Tables vii Chapter 1 Introduction 1 Chapter 2 Background 6 2.1 Hierarchical Structure of DRAM 6 2.2 Open-BL Architecture 7 2.3 Sense Amplifier of DRAM 8 2.3.1 Sensing Voltage of DRAM 10 Chapter 3 Related Works and Motivation 11 3.1 DRAM-based Analog PIM 11 3.1.1 Related Works of Analog PIM 12 3.1.2 Operations of Analog PIM 15 3.1.3 Advantages of Analog PIM . 17 3.1.4 Challenges of Analog PIM 18 3.2 DRAM-based Digital PIM 20 3.2.1 Related Works of Digital PIM 20 3.2.2 Advantages of Digital PIM . 21 3.2.3 Challenges of Digital PIM 22 3.3 Throughput Analysis of Analog and Digital PIM 23 ii 3.3.1 Methodology 23 3.3.2 Throughput Evaluation on Bitwise Operations 24 3.3.3 Throughput Evaluation on Arithmetic Operations 24 3.3.4 Comparative Evaluation Summary 25 3.4 Low Applicability of Analog PIM to Commodity DRAM . 26 3.4.1 Compatibility 27 3.4.2 Reliability 31 3.4.3 Coverage of Operations 31 Chapter 4 Design of PRADA 33 4.1 Implementing NOT Operation using BLSA 33 4.1.1 Seperate BL Precharge and BL-BL Charge Share . 33 4.1.2 Executing NOT Operation . 35 4.1.3 Increased Sensing Voltage of NOT Operation 36 4.2 Sequential Row Activation 36 4.2.1 Advantages of SRA 37 4.2.2 Primitive Operations using SRA . 38 Chapter 5 Implementation of PRADA 39 5.1 Operations of PRADA 39 5.1.1 Bit-wise Operations 39 5.1.2 Integer/Fixed-Point ADD 40 5.1.3 Floating-Point ADD 42 5.1.4 Integer/Fixed-Point MUL 44 5.1.5 Floating-Point MUL 45 5.2 Implementing PRADA in the System 47 5.2.1 Data Transposition Unit 47 5.2.2 µProgram 48 5.2.3 ISA Extension 48 Chapter 6 Improving Reliability of PRADA 50 6.1 Sensing Voltage Compensation 50 iii 6.2 Consideration of Sub-Wordline Driver 51 6.3 Remaining Concerns 52 6.3.1 RowHammer Risk 52 6.3.2 Faults on Compute Rows 53 6.3.3 Error Correction . 54 Chapter 7 Evaluation 55 7.1 Circuit-level Simulation . 55 7.2 Analysis of Latency and Power 57 7.2.1 Command to Command Latency . 57 7.2.2 Latency and Power of Primary Operations 58 7.3 Performance Analysis 58 7.3.1 Throughput and Energy of Operations . 58 7.3.2 Real-World Applications 61 7.3.3 Summary of Performance Analysis 64 Chapter 8 Conclusion 65 8.1 Summary 65 8.2 Future Works . 65 8.2.1 Potential of Subarray-Level Parallelism 65 8.2.2 Research on PRADA-friendly Applications . 66 8.2.3 Robust Floating-point Operations 67 8.2.4 Offloading Workloads . 68 Bibliography 69 국문초록 82 iv박

Method, Recording medium and Blockchain system for confirming blockchain transaction using location information

블록체인 거래인증방법, 기록매체 및 블록체인 시스템이 제공된다. 본 블록체인 거래인증방법에 따르면, 위치정보가 포함된 블록들로 구성된 블록체인을 구성하고, 거래가 발생되면 위치정보를 이용하여 거래를 인증하며, 거래 인증 결과로 생성된 블록을 블록체인에 연결할 수 있게 되어, 위치정보가 확인되는 노드에 대해서만 블록체인 거래 인증을 위한 네트워크 컨센선스에 참여시킴으로써 거래 인증의 성능을 향상시키고, 거래 인증의 안전성을 증대시킬 수 있게 된다. 또한, 더 적은 노드가 블록체인 네트워크 컨센선스에 참여하면서도 더 안전한 인증 결과를 얻을 수 있으며, 위치에 기반하여 거래이력을 추적할 수 있게 된다