Conception d'un logiciel de contrôle pour la plate-forme de prototypage waferboard TM

RÉSUMÉ L’évolution des domaines de l’électronique donne naissance à des circuits toujours plus complexes. Les phases de conception et de prototypage représentent une partie importante du coût de développement des produits. Le projet DreamWafer porte sur le prototypage rapide de systèmes électroniques. Il tente de proposer une nouvelle approche au prototypage et à la vérification fonctionnelle de systèmes électroniques, ce qui réduit ainsi leurs coûts de développement et les temps d’arrivé sur le marché. La plateforme s’appuie sur un circuit intégré à l’échelle de la tranche de silicium pour proposer l’équivalent d’un PCB reconfigurable. Une mer de contacts assure la connexion avec les composants déposés par l’usager sur la tranche de silicium et un réseau d’interconnexions configurables permet d’obtenir des routes équivalentes aux pistes de cuivre entre les billes des composants. L’objectif général du projet de recherche présenté ici consiste à concevoir le logiciel nécessaire au support d’une telle plateforme. Le projet comprend l’élaboration d’une architecture générale favorisant l’intégration des ressources techniques existantes (comme les algorithmes de routage), la conception d’une architecture évolutive simplifiant les accès au matériel, et la réalisation d’un système d’affichage adapté à la complexité d’une telle plateforme. Cette conception doit se faire dans un environnement technique bipolaire (électronique et logiciel) connaissant un renouvellement important des personnes intervenant dans le projet. L’architecture développée au cours de ces travaux est conçue pour prendre en charge les contraintes liées au pilotage de la plateforme électronique et de les isoler pour simplifier l’intégration matériel-logiciel et les développements à venir. Ce travail à fait l’objet d’un chapitre soumis pour le livre « Novel Advances in Microsystems Technologies and their Applications ». À cette architecture s’ajoute une contribution technique publiée à la conférence CCECE 2013 (Canadian Conference on Electrical and Computer Engineering) dont l’objectif est de permettre l’affichage rapide du grand volume de données requis pour la représentation d’une telle plateforme.---------- ABSTRACT Electronic system design methods are in constant evolution with access to technologies enabling the creation of increasingly complex circuits. The design and prototyping phases of today’s systems represent a significant part of the overall cost of many products. The DreamWafer project attempts to propose a new approach to the rapid prototyping of Printed Circuit Board, reducing costs and delays. The platform is based on a wafer-scale silicon integrated circuit that works as a reconfigurable PCB. A sea of contacts on its top surface provides the connections with the user components deposited on it and a configurable interconnection network is used to create routes as in a traditional PCB. We present the software written to support this platform. The project includes the development of general software architecture, the design of a scalable model simplifying access to equipment and the construction of a display system able to handle the dataset for such a platform. The architecture developed in this work is designed to handle the constraints related to the hardware while assisting the integration of functional modules. This work was the subject of a chapter submitted for the book « Advances in Novel Microsystems Technologies and their Applications ». In addition to this, an efficient new mechanism for the rapid display of large amounts of data representing the system is proposed. This technical contribution is going to be published in CCECE 2013 conference (Canadian Conference on Electrical and Computer Engineering). Software resulting from this work is currently being used for demonstration and must serve as a validation tool for the hardware

Algorithmes de diagnostic d'une chaîne JTAG reconfigurable et tolérante aux pannes au sein de la technologie WaferIC

RÉSUMÉ : Dans ce mémoire, des algorithmes de diagnostic d’une chaîne JTAG reconfigurable et tolérante aux pannes dans un circuit intégré à l’échelle de la tranche (Wafer Scale Integrated Circuit WSI) sont présentés. Le circuit intégré en question, nommé WaferIC, est au cœur du projet de recherche DreamWaferTM qui implique plusieurs universités canadiennes. Ce projet vise à élaborer une plateforme de prototypage rapide pour les systèmes électroniques. C’est d’une certaine façon l’équivalent d’un circuit imprimé reprogrammable. Les circuits discrets, comme les FPGA et les mémoires par exemple seront déposés sur la surface du WaferIC. Ce dernier est un substrat programmable de la taille d’une tranche de Silicium et configurable qui réalise les interconnexions nécessaires entre les circuits et ce conformément à une spécification des interconnexions fournie par l’ingénieur en conception. Le WaferIC est composé de milliers de cellules connectées entre elles par des liens intercellulaires formant ainsi un vaste réseau d’interconnexions reconfigurable. Une chaîne de balayage conforme au protocole JTAG est utilisée pour configurer les cellules du WaferIC. Pour minimiser le temps de configuration, ce présent mémoire propose des algorithmes pour repérer le plus d’éléments (cellules et liens) fonctionnels possible au sein du WaferIC. La chaîne JTAG de configuration passera par ces éléments fonctionnels pour configurer toutes les cellules du WaferIC. Le premier objectif du diagnostic est d’établir un ensemble de chemins qui couvrent toutes les cellules et tous les liens intercellulaires du WaferIC. La taille des flux de bits JTAG qui créent ces chemins doit être minimale. Dans ce contexte, une étude théorique est faite dans ce mémoire pour prouver que la taille d’un flux de bits JTAG nécessaire pour établir un chemin de N cellules croit en O(N2). Un algorithme de recherche basé sur le principe de la dichotomie a aussi été implémenté dans le cadre de ce projet de maîtrise. Cet algorithme est appliqué sur les chemins trouvés non fonctionnels pour localiser le plus précisément possible les liens défectueux dans ces chemins. L’état des cellules sera déduit à partir des liens. En effet, une cellule est défectueuse si tous ses liens entrants ou sortants sont défectueux.----------ABSTRACT In this master project, algorithms to diagnose a reconfigurable and defect tolerant JTAG scan chain in a wafer scale integrated circuit are proposed. The integrated circuit, called WaferIC is at the core of the DreamWaferTM research project involving several Canadian universities. This project aims to develop a platform for rapid electronic system prototyping. That platform is analogous to a reconfigurable printed circuit board. Circuits are deposited on the surface of the WaferIC. This device is a configurable and programmable substrate that implements all the necessary interconnections between the circuits in accordance with the user specification.The WaferIC is made of thousands of cells interconnected with intercellular links forming an extensive and reconfigurable network of interconnections. A JTAG scan chain is used to configure the cells of the WaferIC. To minimize the configuration time, this master project proposes algorithms to identify functional elements (cells and links). This scan chain uses those functional elements to configure all the cells of the WaferIC. The first objective is to find a set of paths that cover all cells and links of the WaferIC. The length of the JTAG bit streams that create these paths must be reasonably short, and possibly optimal. In light of this, a theoretical study is done that proves that the size of a JTAG bit stream grows as O(N2) for a path made of N cells. A set search dichotomic algorithm was also developed to be applied on defective paths to accurately locate defective links within these paths. The state of cells can be deduced from links. Indeed, if all incoming and outgoing links of a cell are defective, then the cell is defective. Heuristic algorithms have also been developed to analyze non-functional paths in the case where the dichotomic algorithm is unable to locate precisely the defective link(s). The algorithms developed were tested on a miniaturized prototype of the WaferIC. In a reticle containing 1024 cells, an area of 4 cells has been found as potentially defective

Techniques de routage pseudo-aléatoire pour une application micro-électronique

Résumé La problématique de routage est très actuelle. On en trouve des applications dans les GPS, les prévisions de trafic routier, mais aussi pour le prototypage sur FPGA, la fabrication de puces électroniques ou le trafic TCP/IP sur Internet. On trouve des publications sur le sujet depuis plusieurs dizaines d'années, mais on observe actuellement une recrudescence confirmant l'actualité, l'importance et la complexité de ce problème. Cette thèse concerne le routage et ses ressources pour une application dans un nouveau type de système micro-électronique, nommé le WaferBoardTM . Son noyau consiste en un circuit électronique intégré à l'échelle d'une tranche de silicium (wafer). Peu d'applications commerciales de la micro-électronique ont exploité ce niveau d'intégration. Ce système de prototypage rapide vise à réduire d'un ou deux ordres de grandeur le temps de développement de systèmes électroniques. Il nécessite un ensemble d'outils logiciel de support, dont un outil de routage très rapide, capable de produire des solutions valables en des temps de l'ordre de la minute, et de certaines fonctionnalités spécifiques, l'équilibrage de délai ou le reroutage à la volée, au sein d'une netlist déjà routée. La problématique de routage pour cette application peut être imagée comme suit. Étant donné un réseau routier régulier (les routes d’Amériques du Nord en version cartésienne par exemple) et 100,000 voitures au départ lundi à 8h a.m. dans tout le pays avec des sources et destinations très variées; calculer les chemins pour toutes les voitures de telle sorte qu'aucune ne prenne la même route dans la journée. Il est 7h59 a.m, vous avez 1 minute, et des ponts sont inaccessibles pour travaux, en voici la liste. Cet exemple simpliste donne une idée des ordres de grandeurs de la problématique de routage que l'on cherche à résoudre pour cette application. Un algorithme de routage prend en paramètres deux structures de données : un graphe (ou réseau d'interconnexions) constitué de n\oe{}uds (sommets) et d'arcsUn arc relie deux sommets du graphe, et une netlistDans ce contexte, un netlist réfère à une liste d'interconnexions entre composants, liste de n\oe{}uds électriques dont les points de départ et d'arrivée sont positionnés géographiquement. Ainsi, au lieu de voitures, il s'agit de router des signaux électriques dont les points de départ et d'arrivée sont dictés par la position des broches des composants placés sur le système de prototypage. Un réseau régulier maillé mufti-dimensionnel (plus généralement appelé « réseau d'interconnexions ») sert de réseau routier dont certaines routes sont défectueuses, des ponts inaccessibles. En effet, le réseau d'interconnexions est un circuit électronique intégré à l'échelle d'une tranche de silicium complète, ce qui implique la présence de défectuosités au sein de chaque circuit fabriqué. Contrairement aux circuits électroniques classiques, où chacun est testé et les défectueux écartés, une intégration à l'échelle de la tranche demande de fortes redondances au sein du circuit pour minimiser le taux de rejets. Pour l'application du WaferBoard, un certain nombre d'éléments du réseau d'interconnexions seront fort probablement défectueux sur chaque circuit produit; l'algorithme de routage se doit de prendre en compte ces éléments très particuliers. Cette contrainte ne se retrouve pas dans les applications plus classiques des routeurs que l'on retrouve dans les PCB, circuits FPGA ou circuits VLSI. D'autres contraintes s'appliquent à ce projet particulier : la latence induite par la technologie est environ un ordre de grandeur plus importante que celle dans les circuits sur PCB, ce qui impose un routage orienté vers sa réduction.----------Abstract The routing problem is very actual. Applications are found in GPS, road traffic forecast, but also for prototyping on FPGA, or TCP/IP traffic on the Internet. Publications on the subject have existed for several decades, but new publications keep appearing, confirming the importance and complexity of the problem. This thesis deals with routing and the resources it requires for a new category of micro-electronic applications, called the WaferBoard. It is an electronic circuit integrated at the wafer scale. Few commercial applications of micro-electronics have exploited this level of integration. This rapid prototyping system aims at reducing by one or two orders of magnitude the development time of digital circuits. It requires a very fast routing tool, capable of producing viable solutions in a few minutes, with dedicated functionality such as balancing delays and rerouting on the fly parts of a netlist. The routing problem for this application can be pictured as follows. Given a regular road network of the size of north america, if 100.000 cars were to start Monday 8 a.m. across the continent with a wide variety of sources and destinations; the challenge is to compute paths for all cars so none of them take the same route that day. It is 7:59 am, you have 1 minute, and some bridges are under road work: here is the list. This simplistic example gives an idea of the orders of magnitude of the problem that need to be solved for this application. A routing algorithm takes as input: a graph (or interconnection network) made of nodes and edges, and a netlst, a list of electrical nodes with starting and ending points physically placed. Therefore, instead of cars, the problem consists of routing electrical signals with points of departure and arrival dictated by the pin position of components placed on the prototyping system. A regular, multi-dimensional mesh (also called "interconnection network") serves as a road network, which contains defective roads and inaccessible bridges. Indeed, the interconnection network is an electronic circuit integrated across a full wafer, implying the presence of defects within each manufactured circuit. Unlike conventional electronic circuits, where each is tested and defective ones are set apart, wafer scale integrated applications require lots of redundancy in the circuit to minimize the rejection rate. In the WaferBoard, a number of elements of the interconnection network will be defective in each circuit; the routing algorithm must take into account these very specific elements. This constraint is not found in the classic applications of routers found in PCB, FPGA or VLSI circuits. Other restrictions apply to this particular project: the latency induced by the technology is about one order of magnitude greater than that in the circuits of PCBs, which requires a routing oriented towards computation time reduction. This constraint partly explains the network architecture used. Within the WaferIC, the shortest distance is not necessarily the one that offers the smallest latency. This property of the network complexifies the routing problem. Balancing delays within a group of arbitrary size nets is a necessary feature of the routing algorithm, and the difficulty is amplified by the computation time limit. Indeed, the interest of the application is to reduce the time for a user to test a circuit: the time of setup is extremely short, and estimated at a few minutes only