Efficient VLSI fault simulation

AbstractLet C be an acyclic Boolean circuit with n gates and ≤ n inputs. A circuit manufacture error may result in a “Stuck-at” (S-A) fault in a circuit identical to C except a gate v only outputs a fixed Boolean value. The S-A fault simulation problem for C is to determine all possible (S-A) faults which can be detected (i.e., faults circuit and C would give distinct outputs) by a given test pattern input.We consider the case where C is a tree (i.e., has fan-out 1.)We give a practical algorithm for fault simulation which simultaneously determines all detectable S-A faults for every gate in the circuit tree C. Our algorithm required only the evaluation of a circuit FS(C) which has ≤ 7n gates and has depth ≤ 3(d + 1), when d is the depth of C. Thus the sequential time of our algorithm is ≤ 7n, and the parallel time is ≤ 3(d + 1). Furthermore, FS(C) requires only a small constant factor more VLSI area than does the original circuit C.We also extend our results to get efficient methods for fault simulation of oblivious VLSI circuits with feedback lines

Signatures des circuits ASIC - approche pour détermination des pannes systématiques

Ce mémoire explore diverses stratégies de dépistage des pannes systématiques dans les circuits VLSI s’appuyant sur la notion de signatures construites à partir des erreurs détectées par les bascules des circuits sous test. Faisant l'hypothèse que les noeuds d’un circuit et la surface qu’ils occupent sont reliés à l’apparition des pannes dans une puce, on peut calculer la probabilité d’une panne systématique et la signature de défectuosités spécifiques de cette puce. En créant différentes signatures par l’utilisation des différentes informations, le projet analyse l’apport des informations additionnelles, la signature reliée à la surface des nœuds étant la plus élaborée. Au total, quatre types de signature ont été investiguées. Cette approche typiquement DFM (Design for Manufacturability) fait intervenir des paramètres de fabrication, la capacité parasite et les couches métalliques impliquées, ainsi que des paramètres de conception comme les marges des règles appliquées pour l’exécution des dessins des masques. Elle a nécessité le développement de divers utilitaires et scripts complémentant les outils commerciaux traditionnellement utilisés dans la conception d’un circuit intégré. Une analyse comparative des résultats obtenus pour déterminer la cause des pannes systématiques avec les différentes signatures est présentée. Par rapport à la signature de pondération constante (pannes équiprobables), les signatures pondérées par les capacités parasites ou les couches métalliques apportent peu de différenciation principalement dû au fait que les signaux dits globaux (ex. horloge, reset) sont exclus de l’analyse. Pour le dernier type de signature, à la pondération des surfaces efficaces des polygones DRC, qui a été présenté en trois variantes de signature, le volume du traitement est plus important. Les trois variantes, obtenues grâce à une utilisation différente des résultats de Fastscan, ciblent plus précisément les causes probables de la défaillance systématique offrant de l’aide supplémentaire au débogage du circuit pour la deuxième et la troisième alternative