Built-In Self Test (BIST) for Realistic Delay Defects

Testing of delay defects is necessary in deep submicron (DSM) technologies. High coverage delay tests produced by automatic test pattern generation (ATPG) can be applied during wafer and package tests, but are difficult to apply during the board test, due to limited chip access. Delay testing at the board level is increasingly important to diagnose failures caused by supply noise or temperature in the board environment. An alternative to ATPG is the built-in self test (BIST). In combination with the insertion of test points, BIST is able to achieve high coverage of stuck-at and transition faults. The quality of BIST patterns on small delay defects is an open question. In this work we analyze the application of BIST to small delay defects using resistive short and open models in order to estimate the coverage and correlate the coverage to traditional delay fault models

Nouvelle technique de test de type délai plus robuste à la variation d'impédance du réseau de distribution d'alimentation

De nos jours, le test de balayage à vitesse nominale (SBAST, Scan Based at-Speed Testing) est l’approche de test de type délai la plus dominante. Ce type de test vient avec certains inconvénients, comme le bruit de tension d’alimentation (PSN, Power Supply Noise) produit pendant le mode test, qui diffère de celui induit pendant le mode fonctionnel. Quelques techniques de test de type SBAST ont été développées pour réduire cette chute de tension. Mais un aspect particulier a été négligé dans la littérature, à savoir l’impact de la variation d’impédance du réseau de distribution d’alimentation (PDN, Power Delivery Network) sur les tests de type délai. Ce projet de maîtrise présente une nouvelle technique de test SBAST, nommée (OCAS, One Clock Alternated Shift) pour minimiser l’impact potentiel de la variation d’impédance du réseau de distribution d’alimentation. La stratégie derrière cette nouvelle technique est d’imiter autant que possible le signal d’horloge du mode fonctionnel. Le but de cette imitation est d’obtenir des conditions de distribution d’alimentation similaires à celle du mode fonctionnel pour protéger le circuit en mode test contre les variations de Vdd dues aux variations d’impédance. Comme cas d’étude, nous considérons la variation d’impédance du PDN qui peut se produire avec les circuits intégrés 3D avec la variation du nombre de puces du circuit sous test (CUT, Circuit Under Test). Les résultats des simulations HSPICE montrent que la technique OCAS est moins sensible à une telle variation d’impédance et qu’elle surpasse les principales techniques existantes de SBAST. De plus, les résultats de la couverture des pannes de transition de la technique OCAS obtenue avec les outils (ATPG, Automatic Test Pattern Generation) sont fort acceptables. Cependant, le nombre de vecteurs de test nécessaires pour y parvenir sont plus élevés, en raison des limitations de ces outils