Approche ADL pour la modélisation d'architecture basée sur les contraintes (calcul de WCET)

La modélisation des systèmes temps-réel nécessite la connaissance de la borne supérieure des temps d'exécution possibles des tâches temps-réel, appelée temps d'exécution pire-cas ou WCET-Worst Case Execution Time. Le calcul du WCET par analyse statique est basée sur l'analyse du flot de contrôle du programme. Les chemins d'exécution du programme sont composés de séquences d'instructions, qu'on appelle les blocs de base, et des contrôles. Une étape de l'analyse statique, appelée analyse du pipeline, permet d'étudier l'impact de la micro-architecture sur le temps d'exécution des instructions du bloc de base. Le travail de cette thèse s'intéresse à l'analyse du pipeline pour le calcul du WCET. Cette étape du flotot de calcul du WCET prend en compte les caractéristiques du jeu d'instructions et les caractéristiques matérielles du processeur. On a alors besoin de spécifications haut-niveau de l'architecture logicielle et matérielle des processeurs. Nous considérons les langages de description d'architecture (Architecture Description Languages-ADL) pour la description du processeur. Les ADLs, comme Sim-nML, HARMLESS, LISA, sont utilisés pour la génération d'outils ciblés (simulateurs, assembleurs), la vérification, etc. Parmi les outils, OTAWA est un environnement pour l'analyse de temps, qui implémente différentes méthodes de calcul du temps d'exécution pire-cas. Actuellement, OTAWA utilise le langage Sim-nML pour la spécification du jeu d'instructions (le niveau ISA) de l'architecture. Ce travail de thèse est une contribution à OTAWA par une approche ADL pour l'analyse du pipeline. Le but étant d'améliorer l'expressivité en terme de description des processeurs, nous proposons une extension du langage de description Sim-nML, comme première contribution. Cette extension permet de supporter, en plus de la description du jeu d'instructions, la description matérielle de processeurs complexes. Elle permet aussi de séparer l'étape de description d'architecture de l'étape d'analyse et de calcul du temps. Cette extension permet une description déclarative des ressources disponibles et de leurs caractéristiques et aussi de superposer le modèle d'utilisation de ressources des instructions à la description initiale des instructions, qu'on appellera modèle d'exécution. La deuxième contribution de cette thèse consiste à mettre en place une nouvelle méthode pour le calcul du temps d'exécution d'un bloc de base. Nous proposons une méthode nouvelle pour le calcul du temps de bloc de base, basée sur la programmation par contraintes (Constraint Satisfaction Problem-CSP). Nous avons inscrit cette méthode dans une approche automatisée, basée sur la spécification ADL du processeur et sur une séquence d'instructions à analyser (le bloc de base). Nous utilisons des langages de spécification de contraintes et des outils de résolutions. Le principe est d'exprimer les propriétés structurelles et temporelles de l'architecture et des instructions avec des contraintes.The analysis of the worst-case execution time (WCET) is necessary in the design of critical real-time systems. To get sound and precise times, the WCET analysis of these systems must be performed on binary code and based on static analysis. Each execution path of the analyzed program is split into code snippets, called basic blocs. A pipeline analysis consists in modeling the execution of basic blocks on the pipeline and evaluating the impact of the hardware features on the corresponding execution costs. This thesis focuses on the pipeline analysis for WCET computation. The pipeline analysis considers the instruction set architecture and the hardware features of the processor. Then, a high level specification of the software and hardware architecture is needed. We consider Architecture Description Languages (ADL) for processors description. The ADLs, like Sim-nML, HARMLESS, LISA, are used for the generation of retargetable tools, such as simulators, assemblers, in verification, etc. OTAWA is a framework dedicated to the WCET computation that is able to integrate different kind of methods of computation. The instruction set architecture (the ISA level) is expressed in the Sim-nML language. Our work consists in extending the OTAWA framework with an ADL-based approach for pipeline analysis. The aim of our work has been to enhance the expressivity of OTAWA with regard to the processor description language. In order to do so, we first extend the Sim-nML language, to support both the instruction set description and the hardware description. The extended Sim-nML supports the description of hardware components features and superpose the resource usage model of the instructions, that we call execution model, to the initial description. This document also presents a new method to compute a basic bloc execution time. The proposed method is based on constraint programming (Constraint Satisfaction Problem-CSP). We integrated this method in an automated approach, based on the Sim-nML specification of the target processor and based on the instruction sequence to analyse (the basic bloc). We use constraints to express the structural and the temporal properties of the architecture and the instructions, which resolution provides the time cost of basic blocs of a program. Our method uses well known constraint specification languages and resolution tools. The experimentations provide more accurate times. During this thesis, we have been concerned with the formalization of the architecture specification and the results validation. We propose a logic based description of the static and dynamic properties of the architecture and of the basic bloc instructions, presented as a set of high-level constraints. The goal is to provide a reusable library in which the architectuser can find a set of reusable quantitative properties, that assist him in the formalization of the architecture specification. A validation and animation tool was developed based on timed automata. We validate time results provided by the constraints solvers. We generate animated views that assist the architect to validate general dynamic properties and replay the instructions execution

Algorithmes de dénombrement d'extensions linéaires d'un ordre partiel et application aux problèmes d'ordonnancement disjonctif

RÉSUMÉ En programmation par contraintes, une contrainte de ressource unaire est un ensemble de permutations valides des activités chacune avec une fenêtre de temps et une durée. Cette contrainte est généralisée si on considère des préséances entre activités données sous la forme d’un ensemble partiellement ordonné. Un problème d’ordonnancement disjonctif peut être modélisé par une ou plusieurs contraintes de ressource unaire auxquelles s’ajoutent des contraintes supplémentaires telles que des disjonctions entre activités de différentes ressources ou des contraintes de séquences. La recherche d’une solution au problème se fait par une série de décisions de la position relative d’une paire d’activités associées à une contrainte dont l’ordre n’est pas encore connu. L’algorithme utilisé dans le choix de la paire ainsi que la position relative est appelé heuristique de branchement. Dans le contexte de l’heuristique maxSD, il s’agit de calculer les densités de solutions de toutes les assignations de paires d’activités à un ordre et ensuite de brancher sur celle de densité maximum. Pour adapter cette heuristique aux problèmes d’ordonnancement avec contraintes de ressource unaire, on considérera les densités de permutations dans lesquelles une activité est placée avant l’autre dans l’ordre partiel associé à chaque contrainte. Pour ce faire, on propose deux algorithmes exact et heuristique pour le calcul des densités de permutations dans un ensemble partiellement ordonné. Ces algorithmes sont utilisés dans l’heuristique de branchement pour résoudre la version de satisfaction de contraintes du problème Job-Shop, un cas typique d’ordonnancement avec ressources unaires.----------ABSTRACT In constraint programming a unary resource constraint is a set of valid permutations of activities each with a time window and a duration. This constraint is generalized if we consider precedence constraints between activities given by a partially ordered set. A disjunctive scheduling problem can be stated as a combination of one or more such constraints for which some additional constraints such as disjunction or sequence of activities on different resources may be added. In this model, a solution is found by a series of decisions on the relative po- sition of a pair of activities on a same resource and for which the order is unknown. The algorithm used to select the pair and the order is called a branching heuristic. In the context of maxSD, densities of all assignments of pairs and order are computed and the assignment of maximum density is selected. In order to adapt this heuristic for scheduling problems with unary resources, we will consider the permutations of the partial order in which the rank of an activity is superior to another. For that, we propose exact and heuristic algorithms that compute the density of permutations in a partially ordered set. These algorithms are then used in branching to solve the constraint satisfaction version of the Job-Shop scheduling problem, a typical use case of scheduling with unary resource constraints

Estimation par analyse statique de la bande-passante d'accélérateurs en synthèse de haut niveau sur FPGA

L’accélération par coprocesseur sur FPGA de portions d’algorithmes logiciels exécutés sur un CPU à usage général est une solution utilisée depuis longtemps dans de nombreux systèmes embarqués lorsque le calcul à effectuer est trop complexe ou la quantité de données à traiter trop grande pour être réalisée par ce processeur trop général pour les contraintes de performance et de puissance données. Avec la fin de la loi de Moore, c’est également une option de plus en plus utilisée dans les centres de données pour pallier à la croissance exponentielle de la consommation de courant des approches CPU et GPGPU. De plus, la réalisation de ces coprocesseurs, bien que restant une tâche plus complexe que la simple programmation d’un processeur, est énormément facilitée par la démocratisation des logiciels de synthèse de haut niveau (HLS), qui permettent la transformation automatisée de code écrit en langages logiciels (généralement un sous-ensemble statique du C/C++) vers des langages de description matérielle synthétisables (VHDL/Verilog). Bien qu’il soit souvent nécessaire d’apporter des modifications au code source pour obtenir de bons résultats, les outils de synthèse de haut niveau comportent généralement un estimateur de performance rapide de la micro-architecture développée, ce qui facilite un flot de développement itératif. Cependant, en pratique, le potentiel de parallélisme et de concurrence des accélérateurs sur FPGA est souvent limité par la bande-passante vers la mémoire contenant les données à traiter ou par la latence des communications entre l’accélérateur et le processeur général qui le contrôle. De plus, l’estimation de cette bande-passante est un problème plus complexe qu’il ne paraît du premier coup d’œil, dépendant notamment de la taille et de la séquentialité des accès, du nombre d’accès simultanés, de la fréquence des différentes composantes du système, etc. Cette bande-passante varie également d’une configuration de contrôleur mémoire à une autre et le tout se complexifie avec les FPGA-SoC (SoC incluant processeurs physiques et partie logique programmable), qui comportent plusieurs chemins des données fixes différents vers leur partie FPGA. Finalement, dans la majorité des cas, la bande-passante atteignable est plus faible que le maximum théorique fourni avec la documentation du fabricant. Cette problématique fait en sorte que bien que les outils existants permettent d’estimer facilement la performance du coprocesseur isolé, cette estimation ne peut être fiable sans considérer comment il est connecté au système mémoire. Les seuls moyens d’avoir des métriques de performance fiables sont donc la simulation ou la synthèse et exécution du système complet. Cependant, alors que l’estimation de performance du coprocesseur isolé ne prend que quelques secondes, la simulation ou la synthèse augmente ce délai à quelques dizaines de minutes, ce qui augmente le temps de mise en marché ou mène à l’utilisation de solutions sous-optimales faute de temps de développement.----------ABSTRACT: FPGA acceleration of portions of code otherwise executed on a general purpose processor is a well known and frequently used solution for speeding up the execution of complex and data-heavy algorithms. This has been the case for around two decades in embedded systems, where power constraints limit the usefulness of inefficient general purpose solutions. However, with the end of Dennard scaling and Moore’s law, FPGA acceleration is also increasingly used in datacenters, where traditional CPU and GPGPU approaches are limited by the always increasing current consumption required by many modern applications such as big data and machine learning. Furthermore, the design of FPGA coprocessors, while still more complex than writing software, is facilitated by the recent democratization of High-Level Synthesis (HLS) tools, which allow the automated translation of high-level software to a hardware description (VHDL/Verilog) equivalent. While it is still generally necessary to modify the high-level code in order to produce good results, HLS tools usually ship with a fast performance estimator of the resulting micro-architecture, allowing for fast iterative development methodologies. However, while FPGAs have great potential for parallelism and concurrence, in practice they are often limited by memory bandwidth and/or by the communications latency between the coprocessor and the general purpose CPU controlling it. In addition, estimating this memory bandwidth is much more complex than it can appear at first glance, since it depends on the size of the data transfer, the order of the accesses, the number of simultaneous accesses to memory, the width of the accessed data, the clock speed of both the FPGA and the memory, etc. This bandwidth also differs from one memory controller configuration to the other, and then everything is made more complex when SoC-FPGAs (SoCs including a hard processor and programmable logic) come into play, since they contain multiple different datapaths between the programmable logic and the hard memory controller. Finally, this bandwidth is almost always different (and smaller) than the maximum theoretical bandwidth given by the manufacturer’s documentation. Thus, while existing HLS tools can easily estimate the coprocessor’s performance if it is isolated from the rest of the system, they do not take into account how this performance is affected by the achievable memory bandwidth. This makes the simulation of the whole system or its synthesis-then-execution the only trustworthy ways to get a good performance estimation. However, while the HLS tool’s performance estimation runtime is a matter of a few seconds, simulation or synthesis takes tens of minutes, which considerably slows down iterative development flows. This increased delay increases time-to-market and can lead to suboptimal solutions due to the extra development time needed

Un paradigme d'expérimentation au laboratoire de sciences pour l'identification et l'optimisation statistique d'un modèle algébrique par l'interaction visuo-graphique

Thèse numérisée par la Direction des bibliothèques de l'Université de Montréal

Machine virtuelle universelle pour codage vidéo reconfigurable

Cette thèse propose un nouveau paradigme de représentation d applications pour les machines virtuelles, capable d abstraire l architecture des systèmes informatiques. Les machines virtuelles actuelles reposent sur un modèle unique de représentation d application qui abstrait les instructions des machines et sur un modèle d exécution qui traduit le fonctionnement de ces instructions vers les machines cibles. S ils sont capables de rendre les applications portables sur une vaste gamme de systèmes, ces deux modèles ne permettent pas en revanche d exprimer la concurrence sur les instructions. Or, celle-ci est indispensable pour optimiser le traitement des applications selon les ressources disponibles de la plate-forme cible. Nous avons tout d abord développé une représentation universelle d applications pour machine virtuelle fondée sur la modélisation par graphe flux de données. Une application est ainsi modélisée par un graphe orienté dont les sommets sont des unités de calcul (les acteurs) et dont les arcs représentent le flux de données passant au travers de ces sommets. Chaque unité de calcul peut être traitée indépendamment des autres sur des ressources distinctes. La concurrence sur les instructions dans l application est alors explicite. Exploiter ce nouveau formalisme de description d'applications nécessite de modifier les règles de programmation. A cette fin, nous avons introduit et défini le concept de Représentation Canonique et Minimale d acteur. Il se fonde à la fois sur le langage de programmation orienté acteur CAL et sur les modèles d abstraction d instructions des machines virtuelles existantes. Notre contribution majeure qui intègre les deux nouvelles représentations proposées, est le développement d une Machine Virtuelle Universelle (MVU) dont la spécificité est de gérer les mécanismes d adaptation, d optimisation et d ordonnancement à partir de l infrastructure de compilation Low-Level Virtual Machine. La pertinence de cette MVU est démontrée dans le contexte normatif du codage vidéo reconfigurable (RVC). En effet, MPEG RVC fournit des applications de référence de décodeurs conformes à la norme MPEG-4 partie 2 Simple Profile sous la forme de graphe flux de données. L une des applications de cette thèse est la modélisation par graphe flux de données d un décodeur conforme à la norme MPEG-4 partie 10 Constrained Baseline Profile qui est deux fois plus complexe que les applications de référence MPEG RVC. Les résultats expérimentaux montrent un gain en performance en exécution de deux pour des plates-formes dotées de deux cœurs par rapport à une exécution mono-cœur. Les optimisations développées aboutissent à un gain de 25% sur ces performances pour des temps de compilation diminués de moitié. Les travaux effectués démontrent le caractère opérationnel et universel de cette norme dont le cadre d utilisation dépasse le domaine vidéo pour s appliquer à d autres domaine de traitement du signal (3D, son, photo )This thesis proposes a new paradigm that abstracts the architecture of computer systems for representing virtual machines applications. Current applications are based on abstraction of machine s instructions and on an execution model that reflects operations of these instructions on the target machine. While these two models are efficient to make applications portable across a wide range of systems, they do not express concurrency between instructions. Expressing concurrency is yet essential to optimize processing of application as the number of processing units is increasing in computer systems. We first develop a universal representation of applications for virtual machines based on dataflow graph modeling. Thus, an application is modeled by a directed graph where vertices are computation units (the actors) and edges represent the flow of data between vertices. Each processing units can be treated apart independently on separate resources. Concurrency in the instructions is then made explicitly. Exploit this new description formalism of applications requires a change in programming rules. To that purpose, we introduce and define a Minimal and Canonical Representation of actors. It is both based on actor-oriented programming and on instructions abstraction used in existing Virtual Machines. Our major contribution, which incorporates the two new representations proposed, is the development of a Universal Virtual Machine (UVM) for managing specific mechanisms of adaptation, optimization and scheduling based on the Low-Level Virtual Machine (LLVM) infrastructure. The relevance of the MVU is demonstrated on the MPEG Reconfigurable Video Coding standard. In fact, MPEG RVC provides decoder s reference application compliant with the MPEG-4 part 2 Simple Profile in the form of dataflow graph. One application of this thesis is a new dataflow description of a decoder compliant with the MPEG-4 part 10 Constrained Baseline Profile, which is twice as complex as the reference MPEG RVC application. Experimental results show a gain in performance close to double on a two cores compare to a single core execution. Developed optimizations result in a gain on performance of 25% for compile times reduced by half. The work developed demonstrates the operational nature of this standard and offers a universal framework which exceeds the field of video domain (3D, sound, picture...)EVRY-INT (912282302) / SudocSudocFranceF

Exploration d'une méthodologie de développement matériel et logiciel au niveau système appliqué à un système d'encodage de flux vidéo évolutif

La compagnie Grass Valley, fabricant de cartes de traitement vidéo, désire mettre à jour leur sous-système « thumbnail » qui produit des vidéos à échelle réduite à des fins de diagnostic. Afin de le moderniser, ils ont arrêté leur choix sur une implémentation d’un « proxy » vidéo produisant un flux vidéo compressé avec la norme H.264. Afin d’épargner en coût de développement et assurer son indépendance au cycle de vie des composantes tierces, Grass Valley est à la recherche d’une implémentation évolutive et indépendante d’une plateforme. Afin de résoudre ce problème, Grass Valley a fait appel à Polytechnique. Le développement d’un encodeur H.264 pour système sur puce personnalisé peut nécessiter plusieurs mois à plusieurs années de développement pour une équipe d’ingénierie. Il existe actuellement peu de solutions possibles pour concevoir un tel sous-système rapidement. Afin de développer le sous-système d’encodage H.264 rapidement, nous avons opté pour une méthodologie de développement à l’aide de l’approche du point de vue du système basée sur une spécification exécutable d’un encodeur H.264 en utilisant l’outil SpaceStudio. SpaceStudio est un logiciel permettant l’exploration architecturale à l’aide de plateforme virtuelle configurable. La conception de système à l’aide de cet outil se fait par une approche modulaire sous SystemC. Le système est séparé en module logiciel et matériel fonctionnel et ceux-ci sont développés itérativement. L’utilisation d’un code applicatif comme base afin d’en produire un système embarqué sous SpaceStudio n’a pas été expérimentée. Dans cette optique, ce travail à deux objectifs : 1) développer un système pouvant encoder un flux vidéo et 2) expérimenter avec une approche de développement du point de vue du système à l’aide d’une spécification exécutable sous SpaceStudio. Il est donc question de développer la méthodologie et le projet en parallèle. Au terme de ce projet, nous aurons implémenté un système d’encodage H.264 sur une plateforme virtuel et défini la méthodologie nécessaire afin de produire un système sur puce à l’aide d’une référence logicielle. Cette recherche nous a permis de découvrir les obstacles à la conception de système complexe à l’aide de code C/C++ existant sous SpaceStudio et de développer les bases nécessaires pour rendre la totalité de la méthodologie réalisable dans le futur.----------ABSTRACT: GrassValley, a manufacturer of video processing cards, wants to upgrade their thumbnail subsystem which produces scaled-down videos for diagnostic purposes. In order to modernize this subsystem, they have decided to go with a video proxy producing a video stream compressed with the H.264 standard. In order to save development costs and ensure its independence of third-party components, Grass Valley is looking for a scalable platformindependent implementation. To solve this problem, they called upon Polytechnique. The development of an H.264 encoder for custom system-on-a-chip may take several months to several years of development for an engineering team. There are currently very few possible solutions to design such a subsystem quickly. In order to do so, we opted for a development methodology using the system-level approach based on an executable specification of an H.264 encoder using SpaceStudio. SpaceStudio is a computer aided design software for architectural exploration using a configurable virtual platform. Designing a system with this tool is done through a modular approach using the SystemC library. The designed system is separated into functional software / hardware modules developed iteratively. The use of a software application as a basis to produce a system under SpaceStudio has not been yet tested. This work has two objectives: 1) to develop a system capable of encoding a video stream and 2) to experiment with a system level development approach using a executable specification under SpaceStudio. It is therefore a question of developing the methodology and the encoder in parallel. At the end of this project, we will have implemented a H.264 encoding system on a virtual platform and defined the methodology needed to produce a full system on chip using a software reference as a basis for development. This research allowed us to discover the obstacles associated to the design of a complex systems using C "legacy" code under SpaceStudio and to develop the necessary tools to make the whole methodology achievable in the future

Etat des Lieux des Incertitudes Liées à l’Estimation de la Biomasse des Arbres (Revue Bibliographique)

The quantification of forest carbon stocks and fluxes is absolutely essential to understand the role that forests play in the global carbon cycle and to put in place effective policies to mitigate global warming induced by the increase in greenhouse gases of anthropogenic origin. This study aims to present the current state of knowledge on the uncertainties associated with quantifying forest carbon, particularly in tropical forests. Several studies show that the uncertainties on the carbon stocks and fluxes sequestered in tropical forests are extremely large, estimated respectively at 188 and 272 billion tonnes of carbon and between 0.17 and 1.16 billion tonnes of carbon dioxide. These huge uncertainties are probably related to the methods used to quantify the biomass of living trees. In almost all studies on forest carbon, the biomass of trees is never really measured in the field, but rather estimated using mathematical models or allometric equations which leads to an uncertainty of about 20% on the estimated biomass. Our study also shows that the reduction of these uncertainties could depend on several factors such as (i) the aboveground biomass data collection method (ii) the measurement of tree size attributes (diameter and height) and tree traits. species (specific density of the wood, size of the canopy) during forest inventories, (iii) the mathematical form and quality of adjustment of the allometric models (specific error of the model) used, and (iv) possibly an inadequacy between tree diameter structure in model calibration data and in forest inventory data. However, the absence of studies that have measured the total biomass of a forest at a fixed spatial scale (example 1 ha) does not currently allow an assessment of the contribution of each source of error to the total uncertainty of the final carbon estimate. La quantification des stocks et flux de carbone forestier avec précision est absolument essentielle pour comprendre le rôle que jouent les forêts dans le cycle global du carbone et pour mettre en place des politiques efficaces d’atténuation du réchauffement climatique mondial induit par l’augmentation des gaz à effet de serre d’origine anthropique. Cette étude vise à présenter l’état actuel des connaissances sur les incertitudes associées à la quantification du carbone forestier, en particulier dans les forêts tropicales. Plusieurs études montrent que les incertitudes sur les stocks et flux de carbone séquestrés dans les forêts tropicales sont extrêmement larges, estimés respectivement 188 et 272 milliards de tonnes de carbone et entre 0.17 et 1.16 milliards de tonnes de gaz carbonique. Ces énormes incertitudes sont sans doute liées aux méthodes utilisées pour quantifier la biomasse des arbres vivants. Dans la quasi-totalité des études sur le carbone forestier, la biomasse des arbres n’est réellement jamais mesurée sur le terrain, mais plutôt estimés à l’aide des modèles mathématiques ou équations allométriques qui entraine une incertitude d’environ 20% sur l’estimation de la biomasse. Notre étude montre aussi que la réduction de ces incertitudes pourrait dépendre de plusieurs facteurs tels que: (i) la méthode de collecte des données de la biomasse aérienne (ii) la mesure des attributs de taille (diamètre et hauteur) des arbres et traits d’espèces (densité du spécifique du bois, taille de la canopée) lors des inventaires forestiers, (iii) la forme mathématique et qualité d’ajustement des modèles allométriques (erreur propre du modèle) employés, et (iv) possiblement d’une inadéquation entre structure diamétrique des arbres dans les données de calibration des modèles et dans les données inventaires forestiers. Toutefois, l’absence d’études ayant mesuré la biomasse totale d’une forêt à une échelle spatiale fixée (exemple 1 ha) ne permet pas actuellement d’évaluer la contribution de chaque source d’erreurs sur l’incertitude totale de l’estimation finale de carbone

Modèles probabilistes formels pour problèmes cognitifs usuels

International audienceHow can an incomplete and uncertain model of the environment be used to perceive, infer, decide and act efficiently? This is the challenge that both living and artificial cognitive systems have to face. Symbolic logic is, by its nature, unable to deal with this question. The subjectivist approach to probability is an extension to logic that is designed specifically to face this challenge. In this paper, we review a number of frequently encountered cognitive issues and cast them into a common Bayesian formalism. The concepts we review are ambiguities, fusion, multimodality, conflicts, modularity, hierarchies and loops. First, each of these concepts is introduced briefly using some examples from the neuroscience, psychophysics or robotics literature. Then, the concept is formalized using a template Bayesian model. The assumptions and common features of these models, as well as their major differences, are outlined and discussed.Comment un modèle incomplet et incertain de l'environnement peut-il être utilisé pour décider, agir, apprendre, raisonner et percevoir efficacement ? Voici le défi central que les systèmes cognitifs tant naturels qu'artificiels doivent résoudre. La logique, de par sa nature même, faite de certitudes et ne laissant aucune place au doute, est incapable de répondre à cette question. L'approche subjectiviste des probabilités est une extension de la logique conçue pour pallier ce manque. Dans cet article, nous passons en revue un ensemble de problèmes cognitifs usuels et nous montrons comment les formuler et les résoudre avec un formalisme probabiliste unique. Les concepts abordés sont : l'ambigüité, la fusion, la multi-modalité, les conflits, la modularité, les hiérarchies et les boucles. Chacune de ces questions est tout d'abord brièvement présentée à partir d'exemples venant des neurosciences, de la psychophysique ou de la robotique. Ensuite, le concept est formalisé en utilisant un modèle générique bayésien. Enfin, les hypothèses, les points communs et les différences de chacun de ces modèles sont analysés et discutés